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LogiCORE™ JTAG to AXI Master IP 核是一款可定製內核，不僅可生成 AXI 事務處理，而且還可驅動係統中 FPGA 的內部 AXI 信號。這不僅支持 AXI4 接口和 LITE 協議，而且還可使用參數進行選擇。AXI 數據總線的寬度可定製。該 IP 可通過 AXI4 互連驅動 AXI4-Lite 或 AXI4 存儲器映射從接口。此外，這還可作為主接口連接至互聯。與該內核進行運行時互動，需要使用 Vivado® 邏輯分析器特性。
主要功能與優勢
- 提供 AXI4 主接口
- 用於設置 AXI4 和 AXI4-Lite 接口的選項
- 用戶可選 AXI 數據寬度 — 32 和 64
- 用戶可選 AXI ID 寬度，高達 4 位
- 用於與硬件互動的 Vivado 邏輯分析器 Tcl 控製台接口
- 支持 AXI4 和 Lite 事務處理
資源利用率
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