基於 FPGA 的原型設計
在 ASIC 或 SoC 可用之前，
實現早期軟件集成和固件開發
基於 FPGA 的原型設計是在一個包含一個或多個 FPGA 的平台上實現／綜合 ASIC RTL 的過程。原型設計在流片之前完成，作為芯片前係統驗證流程的一部分，但也可用於軟件開發的後期流片。此外，原型設計平台還包括與目標 ASIC 一起使用的外設及內存的接口。
硬件驗證和 SW/FW 開發是 SoC 設計成本的主導因素。在流片之前，原型設計過程中的軟硬件協同驗證允許開發人員在真實部件供貨之前，啟動軟件，實現自定義特性。此外，使用 Xilinx Vivado® 設計套件，還可協同優化設計流程，其不僅可降低成本和流片風險，而且還可提高效率，縮短上市時間。
對於基於 FPGA 的原型設計，Xilinx 解決方案：
- 可提供高性能 FPGA，加速目標設計的驗證
- 減少了板級空間的要求和複雜性
- 實現靈活 I/O，創建鄰接器件
- 實現高級調試、仿真加速和交互式設計微調
憑借Virtex®-7 2000T FPGA和Virtex UltraScale™ VU440 FPGA，Xilinx 一直是最大容量 FPGA 的市場領導者。16nm Virtex UltraScale+™ 係列現在包括世界上容量最大的 FPGA -Virtex UltraScale+ VU19P FPGA，實現高端器件連續三代的持續領先。
Virtex-7 2000T
構建時，充分考慮到了 SoC 原型設計
- 2M 邏輯單元、 6.8B 晶體管
- 36 個 12.5Gb/s 串行收發器
- 46 Mb block RAM
- 1,200 個 I/O
- 第一代 SSI 技術
Virtex UltraScale VU440
在 20nm 下將器件密度提高 4 倍
- 5.5M 係統邏輯單元、 20B 晶體管
- 48 個 16.3Gb/s 串行收發器
- 89 Mb block RAM
- 1,456 個 I/O
- 第二代 SSI 技術
Virtex UltraScale+ VU19P
具全球最大容量的 FPGA
- 擁有 900 萬個係統邏輯單元、35B 晶體管
- 80 個 28Gb/s 串行收發器
- 94.5Mb block RAM
- 2,072 個 I/O
- 第三代 SSI 技術
使用 Xilinx UltraScale™ 架構，ASIC 原型 & 仿真可實現突破性性能和集成。Virtex® UltraScale 器件通過高邏輯容量、超過 90% 器件利用率、堪比 ASIC 的時鍾、增強型布線和麵向引腳多路複用的高速收發器簡化設計分區。突破性架構融合 Xilinx Vivado® Design Suite 為滿足領先的 ASIC 和 SoC 平台需求提供了理想的解決方案。
解決方案概述與優勢
- 突破性器件容量降低分區數量，並簡化開發板布局
- Vivado Design Suite 增強型布線和協同優化確保超過 90% 的器件利用率
- 堪比 ASIC 的時鍾性能有效地映射複雜的 ASIC 和 SoC 時鍾樹
- 高速收發器實現 FPGA 之間高效的引腳多路複用，並支持下一代係統的 I/O 接口需求
UltraScale 架構優勢
- 海量 I/O 帶寬
- 提供超過 1 Tbps 的芯片對芯片帶寬
- 低延時收發器實現芯片間互連
- 海量數據流 & 路由
- 支持高性能的本地 ASIC 總線
- 支持高性能的本地 ASIC 總線
- 堪比 ASIC 的時鍾性能
- 最大化複雜 SoC 原型設計的靈活性
- 最大化複雜 SoC 原型設計的靈活性
- 係統性能
- 單器件性能提升 15-30 %
- 分區減少，性能提升 3 倍
- 功耗管理
- 係統功耗最多可降低 35%
