Vitis Model Composer

Vitis™ Model Composer 是一種基於模型的設計工具,可在 MathWorks MATLAB® 和 Simulink® 環境中進行快速設計探索。它可以作為 Vivado® ML 標準版或企業版以及 Vitis™ 開發環境的附加許可證購買。

概述

Vitis Model Composer 概述

Vitis™ Model Composer 是一個基於模型的設計工具,不僅可在MathWorksMATLAB® 和 Simulink® 環境中進行快速設計探索,而且還可通過自動代碼生成在 AMD Xilinx 器件上加速投產進程。您可以設計 DSP 算法並使用高層次性能優化模塊對其進行迭代,同時還可以通過係統級仿真驗證功能正確性。Vitis Model Composer 可通過自動優化將您的設計轉換為生產質量級實現方案。該工具提供一個具有 200 多個 HDL、HLS 和 AI 引擎模塊的庫,用於在 AMD Xilinx 器件上設計並實現算法。此外,它還允許將自定義 HDL、HLS 和 AI 引擎代碼按模塊導入工具。Vitis Model Composer 包含 AMD Xilinx System Generator for DSP 的所有功能性,自 2021.1 版起,AMD Xilinx System Generator for DSP 不再按獨立工具發貨。

專題研討會

Model Composer 研討會

使用 Simulink 和 Vivado Simulator 進行早期 FPGA/SoC 設計驗證

觀看研討會

Vitis Model Composer 功能

下麵是 Vits™ Model Composer 特性的簡要概述。點擊其它標簽,了解完整詳情。

分析、調試與可視化

分析、調試與可視化

Model Composer 分析

使用 MATLAB 和 Simulink 環境分析並顯示設計:

  • 直接從 Simulink 庫瀏覽器使用優化的 AI 引擎、HLS 和 HDL 模塊
  • 按模塊導入自定義 AI 引擎、HLS 和 HDL 代碼
  • 在 Simulink 環境中運行快速仿真
  • 將結果與 MATLAB 和 Simulink 環境中的黃金參考進行比較
  • 利用中間信號進行調試,並讓設計可視化
AI 引擎與 PL 的協同仿真

AI 引擎與靈活應變引擎的協同仿真

Model Composer 協仿真

協同仿真異構係統:

  • 直接從該庫瀏覽器使用優化的 AI 引擎/HLS/自適應引擎,或按模塊形式導入代碼
  • 將 AI 引擎陣列與 HLS 內核模塊或 HDL 模塊無縫連接
代碼生成

代碼生成

模型編寫器代碼生成

從設計生成代碼,以提升生產力:

  • 生成帶有約束的圖形代碼
  • 生成 RTL (Verilog/VHDL)
  • 使用插入的程序生成優化的 HLS 代碼
  • 生成測試工作台
硬件設計驗證

硬件設計驗證

VCK190 開發板

驗證硬件設計,簡單易用:

  • 生成數據移動器、處理係統代碼與配置文件
  • 生成構建硬件設計所需的 make 文件
  • 點擊按鈕,將設計移動到硬件中

新增功能

2022.2 特性與增強功能

在 2022.2 中,Vitis Model Composer 包含許多新特性與增強功能。

Versal AI 引擎設計的特點

  • 您現在可以為 AI 引擎 DSP 模塊添加圖形約束,更好地執行對性能/利用率的控製
  • 在運行周期近似 AI 引擎仿真之後,該工具將在 Simulink 數據檢查器中顯示遊標限定的輸出數據部分的吞吐量
  • 提高了 AI 引擎圖形導入模塊的易用性:
    • 現在無需使用 *.cpp 導入圖形
    • 該工具可自動檢測 RTP 端口,用戶無需手動指定 RTP 端口
  • 增強了 DSP 庫模塊
    • 新增基於流媒體的動態點 FFT 模塊
    • 新增窗口功能塊以及基於流媒體的窗口功能塊
    • 所有基於流媒體的 FIR 模塊均支持超級采樣率 (SSR> 1)
    • 在半帶抽取器模塊中添加了抽取多相 (TP_PARA_DECI_POLY) 參數
    • 在半帶內插模塊中添加了內插多相 (TP_PARA_DECI_POLY) 參數
    • 為 FIR 半帶內插器窗口和流媒體模塊增加了上移中心抽頭參數
  • 新增 buffer_1d 支持,可搶先體驗
    • 支持 sync、async 和 cycle buffer_1d。
    • 通過支持的 GUI 或內核代碼指定大小
    • 可通過內核代碼指定裕度

HLS

  • 增強了 HLS 內核模塊,可支持擴展的模板化參數
  • 增強的窗口處理模塊,可將 URAM 資源作為目標


HDL

  • 對 Vitis Model Composer 的 Blackbox RTL 導入流入做了重大改進
    • 擴大了對 SIGNED、UNSIGNED、BOOLEAN、FLOAT32 及 FLOAT64 的輸入端口數據類型的支持
    • 在二進製點位大於 0 的情況下,增加了對 UFIXED 和 SFIXED 的輸入端口數據類型的支持,可進行一些手動幹預
    • 增加了使用通用參數帶來整數或浮點值陣列的支持
    • 添加了 API 調用的全新 addDirectory(),以帶來多個 HDL 文件
  • 更新了 Questa 第三方仿真器模塊 GUI,可提供預編譯 unisim 庫


通用

  • 全麵檢修了 Vitis Model Composer Hub 模塊
    • 主要用戶界麵升級,可支持異構設計。
    • 自動檢測有效的 AI 引擎、HDL 和 HLS 子係統
    • 現在不再使用係統生成器令牌,現有係統生成器設計可以自動升級,以便使用全新的 Hub 模塊
  • 增強了硬件驗證流程,現在也支持 HDL 專用設計以及 Versal 平台的 HDL→AI 引擎 →HDL 設計
  • MATLAB 支持 - R2021a / R2021b
  • 右鍵點擊畫布上的選項以及 Xilinx BlockAdd、BlockConnect 和 Xilinx 工具等模塊已刪除
  • 改進了補丁使用機製。
tx_chain_200Mhz
Vitis Model Composer 中的 200MHz TX Chain

在 2022.1 中,Vitis Model Composer 包含許多新特性添加與增強。

如欲了解更多詳情,請查看:

  • AI 引擎
    • 在對 AI 引擎 DSP 模塊執行 Simulink 仿真時,編譯時間銳減 50%。
    • 為 DSP 庫模塊啟用了流媒體支持。
    • 在 DSP 庫中增加了以下模塊:
      • 數據流 FFT 與 IFFT
      • 數據流 DDS 與混合器
      • 動態點 FFT
      • FIR Resampler
      • 基於數據流的 FIR 計數器,麵向所有現有窗口 FIR 塊(抽取器、濾波器和插值器)
    • PLIO 和 FIFO 塊現在是兩個獨立的模塊,AIE 信號規範模塊已淘汰。
    • 您現在可以在約束管理器中指定 PLIO 約束和 FIFO 約束。
    • AI 引擎導入塊現在可按較大子係統的一部分屏蔽,而且其參數可使用該屏蔽的參數值。
    • 約束管理器變量現在可使用包含 AI 引擎模塊的子係統掩碼的掩碼參數。
  • HLS
    • HLS 內核導入塊現在支持模板函數。
    • HLS 內核模塊簡單易用的增強功能。
  • HDL
    • Vivado 仿真器流媒體的黑匣子導入現已更新,默認情況下可為仿真及代碼生成提供 VHDL2008 支持。
    • 最新網關入口 AXI 流媒體實用程序和最新網關出口 AXI 流媒體實用程序有助於在 AI 引擎和 HDL 域之間實現連接。
    • Vitis Model Composer 不再依賴 Qt 庫。這不僅將為模塊 GUI 帶來始終如一的觀感,而且還將提高工具的穩定性並保持功能不變。更新後,模塊 GUI 的啟動速度比基於 Qt 的模塊 GUI 的啟動速度更快。
        現在,
      • HDL 模塊在默認情況下使用 Simulink 本地 GUI,而不是 Qt GUI。
      • 資源分析儀已更新,現在使用 MATLAB 應用設計工具,而不是基於 Qt 的 GUI。
      • 時序分析儀已更新,現在使用 MATLAB 應用設計工具,而不是基於 Qt 的 GUI。
    • 最新 SSR-FIR 演示展示如何高效實施極高數據速率(超過 1Gsps)的濾波器。
  • 通用
    • 針對可擴展性和易用性對 Vitis Model Composer 中心模塊進行全麵檢修。
      • 係統生成器令牌功能現已融入 Vitis Model Composer 中心模塊。
      • 2022.2 版將淘汰係統生成器令牌
    • 硬件驗證流程現在除了支持裸機外,還支持 Linux。
    • “AIE 至 HDL”和“HDL 至 AIE”模塊不再提供 HDL 網關模塊。
    • 现金网博e百 現為無法訪問互聯網的客戶隨附示例快照。發布新版示例時,該工具將提示用戶從 GitHub 下載示例新版本。
    • 為了便於使用,不屬於代碼生成部分的實用程序塊現在以白色為背景顯示。
    • 為了方便使用,增強並重組了庫瀏覽器。
    • RHEL 8.x 支持。
    • MATLAB 支持 - R2021a / R2021b

在 2021.2 中,Vitis Model Composer 包含許多新特性添加與增強。

如欲了解更多詳情,請查看:

  • AI 引擎
    • 點擊按鈕,將支持 AI 引擎與 PL (HLS, HDL) 模塊的設計運行到 Versal AI 內核硬件中。
    • 並行編譯 AIE 模塊,顯著加速 Simulink 仿真。
    • 增強了 AI 引擎約束編輯器
    • 在 AIE DSP 庫中增加了 DDS 和 Mixer 模塊
    • 增強了“固定尺寸”及“可變尺寸”模塊
    • 支持 int64 和 uint64 數據類型
    • 支持 accfloat 和 caccfloat
    • 增強了 GitHub 示例並在 GitHub 中整合了 HLS 示例
    • 生成的數據流圖形代碼現在包括 PLIO 規範
    • 增強了從 GitHub 下載並瀏覽示例的可用性
    • 支持 AIE 源塊
    • xmcVitisRead 和 xmcVitisWrite 實用程序用於讀寫 AIE 仿真器和/或 x86Simulator 的數據文件
    • 係統化 AIE dsplib 模塊的 GUI 參數
    • 全新 64x32 偽逆設計示例
    • 支持 64 個 AI 引擎內核及達 16 GSPS 吞吐量的全新雙流 SSR 濾波器示例
  • HDL
    • 為 FIFO 模塊提供非對稱讀寫數據位寬支持
  • HLS
    • 支持基於 HLS 的 C 語言代碼的仿真與實現,其可利用 Xilinx FIR、FFT 及 DDS 邏輯核
  • 通用
    • 支持 MATLAB — R2020a、R2020b 和 R2021a
    • 新增對 Ubuntu 20.04 的支持

Vitis Model Composer 現在為 DSP 提供 Xilinx 係統生成器的功能性。一直使用 Xilinx 係統生成器滿足 DSP 需求的用戶可以繼續使用 Vitis Model Composer 進行開發。

  • AI 引擎
    • 全麵的約束編輯器可幫助用戶在 Vitis Model Composer 中為 AI 引擎內核指定所有約束。 生成的 ADF 圖將包含這些約束。
    • 將 AI 引擎的 FFT 和 IFFT 模塊添加至庫瀏覽器。
    • 用戶現在可以使用庫瀏覽器訪問大量 AI 引擎 FIR 模塊變體。
    • 能夠使用 FIR 濾波器的輸入端口指定濾波器係數。
    • 新增兩個全新的實用程序模塊:“RTP 源”和“可變大小”。
    • 增強的 AIE 內核導入塊現在也支持導入模板化的 AI 引擎功能。
    • 能夠在 Hub 模塊中為 AI 引擎設計指定 Xilinx 平台。
    • 用戶可通過 Hub 模塊,在運行 AIE 仿真後隨時重啟 Vitis 分析器。
    • 用戶現在可以使用 Simulink 數據檢查器繪製周期近似輸出,並查看每個輸出的估計吞吐量。
    • 增強了僅使用圖形報頭文件將圖形作為模塊導入的可用性。
    • 使用取消按鈕修改進度條
    • 當 MATLAB 工作目錄和模型目錄不同時,改進了導入 AI 引擎內核或仿真設計時的可用性。
    • 現在在默認情況下,禁用了 AIE 仿真過程中的剖析。可以從 Model Composer Hub 模塊中選擇性地啟用。
    • 全新 TX Chain 200MHz 示例。
    • 使用 HLS、HDL 和 AI 引擎模塊展示設計的全新 2d FFT 示例。
  • HDL
    • 針對 SSR FIR(改進超過 10 倍)和 SSR FFT 提高了仿真速度。
    • 針對 RAM 等內存模塊和 FIFO 提高了仿真速度
    • 在黑盒導入流程中使用 VHDL 2008 更新了 Questa 仿真器
  • 通用
    • Vitis Model Composer 現在為 DSP 提供 Xilinx 係統生成器的功能性。一直使用 Xilinx 係統生成器滿足 DSP 需求的用戶可以繼續使用 Vitis Model Composer 進行開發。
    • 支持 MATLAB — R2020a、R2020b 和 R2021a

在 2020.2 中,MATLAB 和 Simulink 的插件是 Xilinx Model Composer 和 DSP 係統生成器的統一。

3 個可互聯的域:

  • RTL ( System Generator for DSP)
  • HLS (Model Composer)
  • 人工智能引擎:這是一個可通過 MATLAB 和 Simulink 附件確定目標的新域

AI 引擎 (Model Composer)

  • 導入 AI 引擎內核:C、C++、模板、狀態封裝類別
  • 導入自適應數據流圖形:支持模板
  • 網關
    • AIE 和 RTL 域
    • AI 引擎和 HLS 內核域
  • 接受位置一致性和 FIFO 插入。
  • 庫包含 AI 引擎 DSP 庫模塊
  • 運行軟件仿真和 AI 引擎仿真
  • 增強了對矢量信號維數的支持:改進代碼生成基礎架構,在設計中處理矢量 [N] 信號,從而提高性能。
  • 針對矢量參數增強了的常數塊: 常量塊現在支持將矢量參數解釋為 1-D,類似於 Simulink 庫中相應的常量塊
  • 優化 DSP 塊的全新示例設計
    • 使用 2D-FFT 重建 MRI 圖像
    • 使用 FIR 塊構建低通濾波器設計
    • 使用 FIR 塊構建圖像流暢濾波器
  • C/C++ 函數導入的增強功能:: 改進了顯示在診斷查看器中的錯誤及警告消息,使自定義代碼能夠更好地排查問題。
  • 自定義 IP Catalog 導出類型的 IP 屬性: 為從綜合設計打包的 IP 指定 IP 屬性,包括名稱、版本和硬件描述語言(VHDL 或 Verilog)。
  • 器件選擇器中的搜索功能:基於多個條件,使用 Model Composer Hub 塊上的器件選擇器對話框,快速搜索部件和開發板。
  • FIR 塊支持多通道處理: FIR 塊的增強功能支持將輸入信號中的處理列作為數據的獨立通道,執行多通道濾波運行。
  • 支持的 MATLAB 版本:: R2018a、R2018b、R2019a 和 R2019b
  • DSP 模塊庫:最新 FFT、IFFT 和 FIR 塊現在可使用 Model Composer 來設計和實現信號處理算法

  • 吞吐量控製的增強功能:支持吞吐量控製的擴展模塊。使用支持的塊構建設計並控製實現方案的吞吐量需求,無需對設計進行任何結構修改

  • 支持流媒體數據的其它模塊:使用支持流媒體數據運行的更廣泛塊集設計和實現具有高吞吐量需求的算法。示例:查找表、延遲、矩陣乘法和子矩陣等。

  • C/C++ 函數導入過程中的增強複雜性支持:除了 std::complex 之外,還增加了對導入函數(使用 hls::x_complex 類型)的支持,從而在自定義塊中擴展了對複雜信號的支持。

  • C/C++ 函數導入的增強功能:使用 xmcImportFunction 功能為您的設計創建自定義“源”塊

  • 增強了對行矩陣及列矩陣信號維數的支持:改進代碼生成基礎架構,在設計中處理行矩陣 [Nx1] 和列矩陣 [1xN] 信號,從而提高性能。

  • 支持的 MATLAB 版本:R2018a、 R2018b 和 R2019a

視頻

Model Composer 視頻鏈接

使用 Simulink 和 Vitis Model Composer 設計 Xilinx Versal ACAP 的 AI 引擎

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Model Composer 視頻鏈接

使用 Vitis Model Composer 在 Avnet ZUBoard 上設計 FIR 濾波器

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Model Composer 視頻鏈接

使用 Simulink 和 AMD Xilinx Vivado Simulator 進行早期 FPGA/SoC 設計驗證

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下載

購買

Vitis Model Composer 可以作為 Vivado ML 標準版或企業版以及 Vitis™ 統一軟件平台的附加許可證購買。

如需評估版,您可生成一個 90 天免費的評估許可證:www.xilinx.com/getlicense

下載

可以額外選擇 Vitis Model Composer 作為設計工具,其可通過Vivado 安裝程序安裝,也可通過Vitis 安裝程序安裝。