CPLD
複雜可編程邏輯器件 (CPLD )由完全可編程與/或陣列以及宏單元庫構成。 AND/OR 陣列可重編程，能夠執行眾多邏輯功能。宏單元是執行組合邏輯或時序邏輯的功能塊，同時還提供了真值或補碼輸出和以不同的路徑反饋等更高靈活性。
傳統上, CPLD 采用模擬傳感放大器來提高架構性能。這種性能提升是以非常高的電流要求為代價的。CoolRunner™-II CPLDs采用創新型全數字內核，能夠以極低的功耗達到同樣的性能水平。 這樣，設計人員能夠采用同一CPLD 架構實現高性能和低功耗兩種不同設計。
避免采用模擬傳感放大器還使架構具有可擴展能力，這樣隨著工藝技術一代一代的進步，不僅/大幅降低了成本，而且還實現了特性增強。
CPLD 的優勢
由於 CPLD 擁有獨特的性能，可在係統設計中執行一係列有用的功能；作為可編程邏輯解決方案的市場領先者， Xilinx 提供齊全的解決方案，滿足設計者的 CPLD 需求。
- 立即修改您的設計，多次修改零成本
- 加速现金网博e百 上市進程
- 可在何時何地構建可重編程的係統、修正 ASIC 錯誤、更新係統功能
- 節約時間、降低開發成本、簡化設計
- 高性能、低功耗
- 最大範圍的封裝選擇
- 高級係統特性
- 每個宏單元 I/O 數量最多
- 輕鬆裝入現有設計流程
- 節約時間、降低成本、簡化設計
- 功能強大的免費ISE® WebPACK™ 軟件設計工具提供了用於開發所有 Xilinx CPLD 现金网博e百 的最完善、簡便易用的桌麵軟件解決方案。
- 可重編程以修正係統錯誤
- 置換 TTL 與 ASSPs ，降低開發板組件並提升可靠性
- 降低設計成本、係統成本和維護成本
- 斷電模式下也能編程
- 當係統上電時 CPLD 功能立即可用
- 存儲的設計內容幾乎不可能被竊取
- 提高安全性、簡化設計
Xilinx CPLD 解決方案
了解 CPLD 使用的特性與優勢， 有助於簡化設計、降低開發成本並加速现金网博e百 上市進程。
| 功能 | CoolRunner-II |
|---|---|
| 核心電壓 | 1.8 |
| 宏單元 | 32-512 |
| I/O | 21-270 |
| I/O 容限 | 1.5V、1.8V、2.5V、3.3V |
| TPD / ƒ max (最快) | 3.8/323 |
| 超低待機功耗 | 28.8µW* |
| I/O 標準 | LVTTL、LVCMOS、HSTL、SSTL |
*利用 CoolRunner-II 高級特性 DataGATE，可實現最低的係統功耗。
利用 CPLD 進行設計
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在為設計選擇合適的 CPLD 的過程中，需要考慮以下幾個方麵（其優先次序依設計的不同而不同）：
- 密度與 I/O
- 通過將您的設計提交到免費下載的 ISE® WebPACK™ 軟件，您可確定您的設計所需要的 Xilinx CPLD 的規模（邏輯密度和 I/O）。
- 性能
- Xilinx CPLD 有多種速度級別，因此您隻需購買您所需性能的 CPLD 器件。利用 ISE WebPACK 確定器件的速度級別以滿足您係統的時序要求。
- 電壓和功耗
- 不同的 Xilinx CPLD 係列具有不同的電壓（電源和 I/O）和功耗（靜態和動態）要求。
- 封裝
- Xilinx CPLD 采用廉價的 QFP 封裝、超小型芯片級封裝， 以及 I/O 數量較多的 BGA 封裝等多種封裝形式。
- 要實現基本的 CPLD 設計，您需要下載免費的ISE WebPACK 軟件工具。除了 ISE WebPACK 軟件工具外，Xilinx 還提供了多種軟件包，以滿足不同的設計要求。
選好 CPLD 器件並下載了必要的軟件後，下一步就是設計的實現。設計實現包括： 設計實現包括：
- 設計輸入
- 對原型進行編程和測試
- 技術文檔
著手利用 CPLD 進行設計
立即采取這些步驟著手您的 CPLD 設計！
- 步驟 1:下載 ISE® WebPACK™ 軟件
- 步驟 2:閱讀軟件向導