Xilinx 現在是 AMD 的一部分 更新的隱私條款

Xilinx 專家通過一係列教程和白皮書講解分享了他們對戰勝各種 技術領域的係統設計挑戰的深刻見解，其中包括高速串行設計、信號與電源完整性以及存儲器接口連接等。

2017

資料與簡報

麵向 56+Gb/s 應用的 Flyover QSFP (FQSFP) 設計(資料) (簡報)

麵向 PCIe-4.0 的 End-to-End 係統級分析(資料) (簡報)

DDR4 接收器對後均衡眼的影響表征 (資料) (簡報)

通過 Copper PAM4 vs PAM8 Signaling 進行 112G 串行傳輸(資料) (簡報)

使用雙二進製信令的 IBIS-AMI 建模和仿真 (資料) (簡報)

異步高速鏈路係統的 IBIS-AMI 建模 (資料) (簡報)

設計演進 LTE 高級 PRO 和 5G 預備要求 (教程)

教程： 麵向 56G 串行鏈路應用的 PAM4 信令 (教程)

麵向病理通道的 32G 至 56G 鏈路分析和優化 (教程)

2016

資料與簡報

對數據包串擾以及 28Gbps 收發器抖動裕量影響的調查（資料）

為高速串行解串器係統使用趨勢與分布分析的最新 IBIS-AMI 硬件關聯方法（資料）（簡報）

可進行數據總線轉位的最佳 DDR4 係統（資料）（簡報）

25G 遠距離線纜鏈路係統均衡優化（資料）（簡報）

56G 串行鏈路應用的 PAM4 信令 — 教程（簡報）

2015

資料與簡報

UltraScale DDR4 去加重及 CTLE 特性優化可針對 BER 規範提供統計引擎（簡報）

通過 6 個 EDA 平台進行 IBIS-AMI 模型仿真（簡報）

56G PAM4 鏈路係統的 BIS-AMI 建模與仿真（簡報）

利用采用 20nm 技術的 28Gbps 收發器為 1TB 係統實現協同設計（資料）

高速差分信號對內偏移問題的修複（簡報）

UltraScale FPGA DDR4 2400 Mbps 係統級設計優化與驗證（簡報）

2014

資料與簡報

將 COM 與熟悉的 S 參數參數化關聯起來，幫助完成 25Gb/s 係統設計（簡報）

28Gb/s Tx 測量的平台移動實踐教程（壓縮文件）

用於同時切換噪聲的 Touchstone v2.0 SI/PI S 參數模型（資料）（簡報）

片上／係統級 PDN 與抖動影響的分布建模及特性描述（資料）（簡報）

用於分析計算非線性應用中的位誤碼率 (BER) 的方法 （資料）（簡報）

模型提取及電路仿真方法為芯片封裝電路板係統成功完成 SSO 分析（白皮書）（簡報）

基於動態建模的高速串行鏈路仿真 (資料) (簡報)

在高性能 FPGA 設計上驗證電移及動態壓降的綜合全芯片方法
采用 20nm 技術（資料）（簡報）

解謎 28 Gb/s 串行解串器通道 — 針對測量的設計（資料）（簡報）

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