现金网博e百 描述
Adder/Subtracter IP 可提供 LUT 和單個 DSP48 slice 加法／減法實現方案。Adder/Subtracter 模塊可實現加法器 (A+B)、減法器 (A–B)，以及可通過簽名或未簽名數據運行的動態可配置加法器／減法器。該功能能夠以單個 DSP48 slice 方式實現，也能夠以 LUT 方式實現。模塊可以進行流水線處理。
主要功能與優勢
- 生成加法器、減法器與加法／減法器功能
- 支持 2 的補充簽名及未簽名工作
- 支持 1 到 256 位寬的架構實現輸入。
- 支持 DSP slice 實現方案（輸入位寬達 58 位）
- 可選載波輸入輸出。
- 可選時鍾啟用及同步清除
- 可選旁路（loud）功能
- 將 B 值設為常量的選項
- 可選流水線工作
- 能夠與 Xilinx Vivado® IP 目錄、Xilinx AccelDSP™ 綜合工具以及 Xilinx 係統生成器聯用。
資源利用率
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主要資料
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