設計高級 PCB 時，您需要考慮很多問題。利用詳細的 PCB 檢查清單來保證考慮到了所有問題。
每個板必須至少有一個連續接地麵，以便：
所有這些對於將板上和器件內的接地噪聲保持在最低水平都具有重要意義。
包含一個可選 VCCo 麵（連續、專用或半專用），極大地簡化了板布局。 它提高了布線連接的可用性，以便為引腳和旁路電容供電，並為回流提供一個低阻抗通路。
層疊中的每根跡線應該與參考（電源或地）麵相鄰，或者距離最近的參考麵 1 個信號層遠。這可以保證回流的傳輸路徑盡可能接近相應跡線。相鄰的信號層應相互垂直，這樣縱向層和橫向層交替變換。
這限製了相鄰層的信號跡線之間的串擾。要保持層與層之間的恒定阻抗，需調整每層的跡線寬度。了解根據這些尺寸計算 PCB 跡線的特性阻抗方麵的信息，請參照XAPP231第 3 頁，或使用現場解算器。保持參考麵的連續性很重要。信號跡線絕不能在相關參考麵內跨越不連續區域（大孔、凹槽或縫隙）。
高頻旁路電容是旁路網絡中最小的電容。每個 VCC/GND 對上至少要有 1 個高頻電容，安裝在距離它所旁路的 VCC 引腳 1 到 2cm 遠的地方。這些電容的最佳安裝點在 PCB 下麵，在 FPGA 的正下方。
不可共用電容過孔。每個電容至少需要 2 個過孔連接：1 個接地，1 個 Vcc。過孔應直接下降至電源和接地麵（不要使用跡線來將旁路電容接至它們服務的功率引腳）。
所有高頻電容的總電容至少等於等效開關電容的 25 倍（VCCint 的 C=P/(FV2)，VCCio 的 C=CLOAD*N）。要獲得更高的噪聲抗擾度，應該用因數 50 或 100 來代替因數 25。每個 VCC/GND 引腳上都使用 1 個電容時，該計算值通常會產生 0.1µF 到 0.01µF 的電容。還應使用 0.0047µF和 0.0033 µF 之類較小的電容值。
所有的高頻電容都應是低 ESR 陶瓷芯片。對於給定的電容值，通常使用最小的封裝。了解選擇電容尺寸和特性方麵的信息，請參照XAPP623第 2 頁。了解電容特性，請登錄電容供應商網站 (http://www.tdk.com/)。
中頻旁路電容是低 ESR、低電感電容，其電容範圍為 4.7µF~47µF。鉭電容是理想器件，也可使用鋁電解電容。每 3000 slice 上至少要有 1 個中頻旁路電容（V400 用 2 個中頻旁路電容，V1000 用 4 個中頻旁路電容，V2000E 用 7 個中頻旁路電容）。
低頻旁路電容用於板旁路，其電容範圍為 47 µF~4700 µF。要實現這種功能，可以在板上任何地方使用任何類型的電容。
由於它們具有高輸入阻抗，所以 Vref 引腳可以排除從周圍信號中耦合到其中的噪聲。每個 Vref 引腳都需要一個電容值範圍為 0.01µF~0.1µF的本地旁路電容。電源噪聲不成問題，所以不要使用電感或鐵氧體磁珠。
了解 SSO 指南，請參照數據手冊。將器件（圖表中的值，按器件/封裝組合）中的有效 VCC/GND 對數量乘以 SSO 指南數（圖表中的值，按 IO 標準）來找出可以安全驅動的總輸出數。一組一組的計算該值超過指南中規定的值會引發嚴重的觸地反彈問題。
無論在哪兒，每個信號跡線的阻抗都應保持不變。信號跡線可以是任意實用的阻抗值（一般在 40 到 100 歐姆的範圍內）。相同設計的信號跡線可以有不同的阻抗值。然而，信號跡線不得隨長度的變化而改變阻抗。例如，如果跡線從一個板層切換到另一個板層，設計者必須保證第二層上的跡線應具有與第一層相同的阻抗。如果各層到各自參考麵的距離不同，則應相應調整信號跡線的寬度。一般來說，如果到參考麵的距離增加，則應增加跡線寬度，以便保持相同的阻抗。
信號上升/下降時間與跡線長度之比可以確定傳輸線路效應是否會發生。一般來說，具有快速上升/下降時間的長跡線會發生傳輸線路效應。如果將信號傳輸跡線那麼長的距離花費的時間多於信號上升/下降時間的 1/6，則極有可能發生傳輸線路效應，並且必須對信號通路進行仿真。這可以在IBIS或SPICE仿真器中進行。了解傳輸線路效應和仿真方麵的更多信息，請參照本文檔結尾處的文本參考。
發生振鈴或者過衝的仿真傳輸線路出現了數量無法接受的信號反射。信號波遇上阻抗不連續時，會發生信號反射。要解決振鈴或過衝問題，您必須用下列 3 種方法之一消除阻抗不連續：
了解終端方麵的更多信息，請參照我們的資源頁麵。
需要特別注意時鍾信號的原因有 2 個。第一，時序不被噪聲邊緣化很關鍵 - 這可能導致錯誤的數據定時。第二，時鍾信號的工作頻率通常比數據的高；由於有噪聲源，所以它們可能更麻煩。應在 PCB 裝配之前，對時鍾跡線及其驅動器進行仔細仿真。
注意遠距離並行操作的跡線。利用 PCB 串繞仿真工具對任何可疑跡線進行仿真，以便確定它們是否會引發問題。如果您認為串繞是個難題，那麼通過隔離跡線或者縮短到相關參考麵的距離（減小電介質厚度）來控製串繞。
功耗估計器或 XPower 用於近似確定FPGA 需要的功率。功耗估計器需要 MAP 生成的設計數據（CLB 利用率、Flops、IO標準、BlockRAM 用法）。XPower 是設計流程的一部分。這些工具為電源要求提供了指導，對熱性能規劃而言很重要。
電源應在 1 到 50 毫秒的時間內從低於 0.1 Vdc 上升到最小的 DC 工作條件電壓水平。電流自動切斷或電流返送不應抑製上升。根據數據手冊中的“加電斜升電流要求”的規定，電流限製行為是可以接受的。電壓上升和時間的關係曲線應該是單調的。即使是在它是可以接受的電源行為，也應避免停留在一個固定的電壓水平上，或出現“平穩段”。如果電壓超出了最小工作電壓，然後又降到最小工作電壓以下，就會出現錯誤的電源行為。如果在器件關閉時電源電壓降到絕對最小工作電壓以下，在未放電至 0.1 Vdc 以下就開啟時不應立即回升至額定工作電壓。您可能需要一個電阻來排除濾波器和旁路電容充電來滿足該條件。
除了滿足功率估計器的動態功耗要求，電源還應能夠提供數據手冊中規定的最小啟動電流。
利用功耗估計器提供的功耗值、器件封裝方麵的信息和工作環境中的最大環境溫度來確定芯片溫度。如果高於器件溫度級別（C = 商用：0°C - 80°C，I = 工業：-40°C - 100°C）的最大允許溫度，則必須修改設計（降低環境溫度、添加散熱器、改變封裝、減小時鍾頻率或降低器件利用率）。了解熱性能規劃和管理方麵的更多信息，請參照XAPP623第 1 頁。
每個 PCB 都應該能夠輕鬆訪問 FPGA JTAG 引腳。這可以在最終係統中實現調試。要獲得最佳結果，需將 TCK、TMS、TDI 和 TDO 信號發送到 PCB 上的四針接頭上。這對於器件引腳連接十分有限的 BG 和 FG 封裝而言至關重要。您還可以在接頭中提供接地和 VCC 管腳，以方便使用（6 個引腳）。