现金网博e百 描述
包含在Vivado 和 ISE 設計套件中，不收取額外費用
AXI Interconnect IP 將一個或多個 AXI 存儲器映射的主器件連接到一個或多個存儲器映射的從器件。AXI 接口符合 ARM® 的 AMBA® AXI 第 4 版規範，包括 AXI4-Lite 控製寄存器接口子集。Interconnect IP 僅用於存儲器映射傳輸；AXI4-Stream 傳輸不適用。AXI Interconnect IP 可作為嵌入式開發套件 (EDK) 中 Vivado® IP 目錄中的處理器內核使用，或者作為 CORE Generator™ IP 目錄中的獨立內核使用。
主要特性與優勢
EDK
- 可選的互聯架構
- 縱橫機模式（性能最優化）：共享地址多數據 (SAMD) 縱橫機架構，具有麵向寫入和讀取數據通道的並行路徑
- 共享訪問模式（麵積最優化）：共享的寫入數據、共享讀取數據和單獨的共享地址路徑。
- AXI 兼容協議（AXI3、AXI4 和 AXI4-Lite）包括：
- 針對增量 (INCR) 突發量的長達 256 的突發長度
- 當針對 AXI3 從器件時，可通過分解事務處理內容來轉換大於 16 拍的 AXI4 突發量
- 生成 REGION 輸出，供有多個地址解碼範圍的從器件使用
- 在每條通道上傳播 USER 信號（如果有）； 獨立的每通道 USER 信號寬度（可選）
- 傳播服務質量 (QoS) 信號（如果有）；不被 AXI Interconnect 內核使用（可選）
- 接口數據寬度：
- AXI4: 32、 64、 128、 256、 512、 或 1024 位
- AXI4-Lite: 32 位
- 32 位地址寬度
- 連接 1-16 個主器件和 1-16 個從器件
- 內置數據寬度轉換、同步/異步時鍾速率轉換和 AXI4-Lite/AXI3 協議轉換功能
- 可選的寄存器 slice 流水線和數據路徑 FIFO 緩衝
- 可選的數據包 FIFO 功能
- 時延發出 AWVALID 信號，直到完整的突發量存儲在寫數據 FIFO 中為止
- 時延發出 ARVALID 信號，直到讀數據 FIFO 有足夠的空間存儲整個突發量長度為止
- 在縱橫機模式下支持多種出色的事務處理功能
- 循環依賴（死鎖）的 “每 ID 單從器件” 避免法
- 固定優先權和輪詢仲裁
- 支持整體針對每個已連接從器件的 “信任區” 安全功能
- 支持隻讀和隻寫主器件和從器件，減少資源使用。
CORE Generator
- AXI 兼容協議（僅 AXI4），包括：
- 針對增量 (INCR) 突發量的長達 256 的突發長度
- 傳播服務質量 (QoS) 信號（如果有）；不被 AXI Interconnect 內核使用（可選）
- 接口數據寬度：32、64、128、256、512 或 1024 位
- 地址寬度：12 至 64 位
- 連接 1-16 個主器件和 1 個從器件
- 內置的數據寬度轉換和同步/異步時鍾速率轉換
- 可選的寄存器 slice 流水線和數據路徑 FIFO 緩衝
- 可選的數據包 FIFO 功能
- 時延發出 AWVALID 信號，直到完整的突發量存儲在寫數據 FIFO 中為止
- 時延發出 ARVALID 信號，直到讀數據 FIFO 有足夠的空間存儲整個突發量長度為止
- 支持多種出色的事務處理功能
- 固定優先權和輪詢仲裁
- 支持隻讀和隻寫主器件，減少資源使用。
資源利用
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