Vivado ML 新增功能（按類別劃分）

展開以下部分，進一步了解 Vivado® ML 2022.1 的最新特性及增強功能。

Vivado ML 新增功能（按類別劃分）

展開以下部分，進一步了解 Vivado® ML 2021.2 的最新特性及增強功能。

Vivado ML 新增功能（按類別劃分）

展開以下部分，進一步了解 Vivado® ML 2021.1 的新功能和增強功能。

器件支持

• Versal AI Core 係列：XCVC1902 和 XCVC1802
• Versal Prime 係列： XCVM1802
• Zynq UltraScale+ RFSoC: XCZU43DR、XCZU46DR、XCZU47DR、XCZU48DR、 XCZU49DR

安裝與許可

• 除了現有的獨立安裝解決方案之外，Petalinux 現在也是 Xilinx 統一安裝程序的一部分。

IP Integrator

• 版本控製的改進
  • 分離來源與輸出现金网博e百 的新目錄結構
  • BD/IP 輸出现金网博e百 不再放在 project.srcs 目錄下。
  • 所有輸出现金网博e百 都位於與 project.srcs 並列的 project.gen 目錄下。
• 地址映射增強
  • HTML 地址映射的圖形視圖
• Vitis 平台創建提升
  • 能夠在項目創建和項目安裝過程中將 Vivado 項目識別為可擴展平台項目
  • 新增平台接口驗證 DRC
  • 在平台 BD 驗證過程中運行平台 DRC
  • 最新平台安裝 GUI
• IP 高速緩存改進
  • 能夠創建和使用隻讀壓縮 IP 高速緩存
  • 可以指向壓縮的高速緩存內容，而且不需要解壓縮
• 模塊設計容器
  • 在另一個 BD 中實例化一個 BD
• 控製、接口和處理係統 (CIPS) — Versal
  • XHUB 商店中的示例設計 — Versal

IP 增強功能

數據中心

• PCI Express 的隊列 DMA 子係統 (QDMA) 器件支持擴展
  • “-2LV”UltraScale+ 器件中的 Gen3x8
  • “-2LV”Virtex UltraScale+ VU23P 器件中的 Gen4x8
• PCI Express 的 Versal ACAP 子係統主要針對 GTY、PL PCIE4 和 CPM4 集成塊提供
  • PCI Express 的集成型模塊 (GTY + PL PCIE4)
  • 麵向 PCI Express 的 DMA 和橋接子係統（GTY + PL PCIE4 + 軟 QDMA、XDMA、AXI-Bridge）
  • PCI Express 的 CPM 模式 (GTY + CPM4)
  • 麵向 PCI Express 的 DMA 和橋接模式（GTY + CPM4 + 硬 QDMA、XDMA、AXI-Bridge）
  • PCI Express 的 PHY (GTY)

視頻和成像

• MIPI
  Versal 器件上的 DPHY 速率增加了：-2 和 -3 器件上為 3200Mbs；-1 器件上為 3000Mbs
  • 為 CSI RX 內核新增 YUV420 輸出支持
• DisplayPort 1.4 子係統
  • 提供 YUV420 支持、自適應同步、靜態 HDR
  • 一般性訪問中的 eDP IP 選項
• SDI 子係統
  • 支持 HLG HDR
  • Versal VCK190 通過實例設計
• HDMI2.0 增加了對 HDCP2.3 的支持

有線和無線

• JESD204C 全麵投產
• 為 UltraScale+ 和 Versal 提供全新 200G RS-FEC
• 1G/10G/25G 以太網增加了 1 步和 TSN 支持
• Versal MRMAC 1 步 1588 硬件時間戳
• 10G/25G MRMAC Ethernet 2-step 1588 linux 驅動支持
  • https://github.com/Xilinx/linux-xlnx/tree/xilinx-v2020.2

存儲器

• 最新 ERNIC 特性
  • 100G 持續帶寬支持的資源優化
  • 支持最新 VU23P 器件
  • 優先流程控製 (PFC) 的改進
• NVMeTC現在支持最新 VU23P 器件
• 無損壓縮 IP、GZIP 和 ZLIB 算法
• NVMeOF 參考設計現在可用於 Alveo U50 和 Bittware 250-SoC 開發板

通用

• XPM
  • XPM_CDC 現在通過 IPI 提供
  • 針對 Versal 提供的 URAM 初始化支持
• 基礎架構與嵌入式
  • 最新 SmartConnect 特性
    • 優先級仲裁
    • 低區域模式
• 嵌入式內存生成器(EMG) 在 Versal 的 IPI 中，取代模塊內存生成器
• 嵌入式 FIFO 生成器(EFG) 在 Versal 的 IPI 中，取代模塊 FIFO 生成器

向導：

• 目前針對 Versal 提供向導
  • GTY 收發器向導
  • 高級 IO 向導
  • Clocking Wizard
• 最新收發器向導特性
  • 全麵的模塊自動化，信道可選擇
  • 實時重配置（僅限 Versal）
  • 四通道共享（僅限 Versal）
  • 收發器橋接 IP（僅限 Versal）
• 高層次綜合
  • Vitis HLS 在 Vivado 中可取代 Vivado HLS（在 v2020.1 中已經是 Vitis 的默認值）
  • 為頂部端口新增陣列重塑和分區指令
  • 簡化了工具欄圖標布局，為界麵和 AXI-4 的猝發新增報告部分
  • 針對 Versal DSP 模塊中的單時鍾周期浮點累加提供推斷
  • Tcl 文件不僅可創建項目，而且還可在 GUI 中直接打開 (vitis_hls -p .tcl)
  • 在“解決方案設置”→“一般”中為非默認選項提供新的單擊篩選
  • 現在在 GUI 中可以看到對 AXI 接口的約束性隨機測試
  • 通過 bind_storage pragma 查看片上模塊 RAM ECC 標誌選項
  • 在 CoSim 過程中通過 GUI 對 FIFO 的量進行交互式深度調整
  • 支持 SIMD 編程（向量數據類型）

Matlab & Simulink 附件：

• 統一的安裝程序將在一個啟動器中同時提供模型編寫器和係統生成器

模擬

• VHDL-2008 支持
  • 移位運算符（rol、ror、sll、srl、sla 和 sra）
  • 將陣列邏輯運算符與標量邏輯運算符混合
  • 按照信號進行條件順序分配
  • 案例生成
  • 針對全局靜態表達式和局部靜態表達式進行擴展
  • 範圍邊界內的靜態範圍和整數表達式
• 支持跨語言層級名稱
  • 將啟用 Verilog 層級名稱訪問 SV/Verilog 模塊的 VHDL 信號
• 仿真器支持 Versal
  • Xilinx 仿真器
  • 第三方仿真器
    • Cadence Xcelium
    • Mentor Graphics 驗證引擎

硬件調試

• Versal AXIS-ILA
• 調試流程改進
• 調試模塊自動化改進
• 支持對 URAM 和 AXIS-ILA 跟蹤存儲的選擇

綜合

• 支持係統 Verilog 字符串類型
• VHDL-2008 中提供對定浮點數據包的支持
• 異構 RAM 的自動流水線
• 邏輯壓縮指令擴展至 Versal LOOKAHEAD

實現方案設計流程

• Placer 複製 (PSIP) 改進
• 電源軌定義與功耗分析
• BUFG 至 MBUFG 全局緩衝區轉換 (Versal)

設計分析和時序收斂

• RQA 和 RQS 改進

Dynamic Function eXchange (DFX)

• Dynamic Function eXchange 的抽象外殼模式
• 一個設計中的隔離設計流程 (IDF) + DFX

安裝與許可

• 下載支持 Windows 的驗證（摘要與簽名）
• Web 安裝程序的下載專用特性現在支持兩個選項
  • 下載全部映像（所有现金网博e百 ）
  • 隻下載選定的现金网博e百 （可減少文件大小）

IDE 增強功能

• 最新示例設計及開發板文件下載實用程序。隻下載您需要的內容，並獲得訪問大量 Xilinx 庫以及 github 上第三方解決方案的權限。
• 改進的全新示例設計可通過下載獲得

IP Integrator

• 引入全新“路徑”及“網絡”概念
  • 保持熟悉的外觀
• 與地址編輯器完全交叉探測
  • 通過路徑和／或網絡突出顯示
• 錯誤的實時高亮顯示
  • 工具提示提供失敗詳情
• 耳目一新的“地址路徑”麵板
  • 冗長的路徑詳細信息
• 讓人賞心悅目的全新“尋址查看”視圖
  • 隻針對可尋址內容進行了簡化
  • 尋址連接的清晰視圖

IP 增強功能

數據中心

• ERNIC IP 增強
  • 已改善帶寬和時延，能在 100GE 線路速率下工作。
  • 改善後，支持 64 位地址。現已開始提供各種新功能：PFC 功能和立即命令。
• 新 AES IP，適用於數據中心加密應用。
• 最新 NVme 目標控製器 IP 加入主機加速器，可加速存儲。
• NVMeOF 交鑰匙 U50 Alveo 解決方案現已開始提供。包括一個 FPGA 位文件和文檔。
• 針對 Queue DMA Subsystem for PCI Express (QDMA 4.0) 的主要修訂，以改善時序、降低資源利用率並簡化前向遷移。

有線／無線

• 無線
  • 為 GTH3/4 (Preproduction 2020.1) 新增的 JESD204C 支持
  • 最新 ORAN 無線電接口 IP 采用專用 SRS/PRACH AXI-stream 和 32 個空間流媒體提供 O-RU（O-RAN 無線電單元）功能。
  • 最新 400G FEC IP 可選軟實現方案利用 US+ 58G GTM hard 50G KP4 FEC 節省麵積和電源。
• 有線
  • AXI 以太網增加了對可切換 SGMII 和 1000BASE-X 的支持
  • 50G 以太網子係統增加了可選軟 50G 'KP2' NRZ FEC
  • 集成型 100G 以太網子係統增加了可選軟 100G 'KP4' NRZ FEC

通用

• 防火牆 IP — 為上遊或下遊方向提供保護。該 IP 有助於在 FPGA 即服務以及其它應用中對各區域進行隔離。
• SmartConnect IP 針對較低區域模式、1x1 耦合以及轉換功能進行了優化。

視頻與影像 IP

• SDI 子係統在本機視頻接口模式下增加了 12bpc 和 HFR
• MIPI CSI 傳輸子係統增加了對 raw16 和 raw20 顏色格式的支持
• 視頻混頻器添加選項來選擇比色法 BT.709 和 BT.601 支持
• HDMI2.0 子係統增加了 32 通道音頻和 3D 音頻支持

綜合

• 能夠使用 XDC 約束重寫 HDL 屬性，這有助於在不修改 HDL 源代碼的情況下，修改綜合行為。
• 通過在同一項設計中的不同語言之間增強的泛型及參數傳遞，重複使用並集成來自不同語言的設計。
• 在處理函數調用時，工具的性能得到了顯著提升。所有語言都得到了改進。
• 一個名為邏輯壓縮的新指令可使用最少的邏輯資源實現較低精度的算術函數。
• 通過在不同的資源類型上平衡陣列來避免特定資源類型的高利用率，顯著改進了內存映射。

實現

Dynamic Function eXchange (DFX)

• 嵌套 DFX 允許用戶在動態區域中放一個或多個動態區域，從而可進一步提高 DFX 的靈活性
  • 支持 UltraScale 與 UltraScale+
  • 生產狀態、無項目支持
• 優勢
  • 更簡單的驗證
  • 數據中心卡正常運行時間
  • 更精細的粒度
• 所有用於部分重新配置的現有 IP 已被使用 Dynamic Function eXchange 術語的等效 IP 所取代
  • IP 在功能上等同於其以前的现金网博e百 ，並且很容易從 PR 升級至 DFX

實現設計流程

• Pblocks 現在在默認情況下是 SOFT 類型
• 唯一的例外：DFX Pblock 從定義上看是硬邊界，不能變為 SOFT
• 優勢
  • 單元布置在 Pblock 邊界之外，可以提高設計性能（更短的線路長度，更少的擁塞）

設計分析和時序收斂

• 報告多達 3 個自定義策略的 QoR 建議預測，以提高性能
  • 預計會比默認情況下及 Performance_Explore 下得到的結果更好
  • 節省編譯時間，減少掃描許多策略的工作。
  • 運行 report_qor_assessment (RQA)，檢查設計是否與策略預測相適應。
• report_ram_utilization 報告已徹底修改，提供了相關信息。
  • 進行內存資源的權衡
  • 識別低效 DRAM
  • 查看後期選項優化
  • 性能／功耗瓶頸

功耗分析

• Vivado 現在支持電源軌報告
  • 電源報告可計算電軌與電源的電流總預算及電流預算
  • 電源軌定義包含在電路板文件中
• 電軌報告現在可用於 Alveo U50

器件支持

以下生產器件已投入量產：

• Virtex UltraScale+ HBM: XCVU31P、XCVU33P、XCVU35P 和 XCVU37P

安裝與許可

• 介紹 Xilinx 統一安裝程序，使所有 Xilinx 工具的安裝更輕鬆。單個統一安裝程序有助於用戶安裝所有 Xilinx 工具，如 Vitis、Vivado、支持雲部署的本地安裝、Bootgen、Lab Edition、硬件服務器以及文檔導航器等。

IDE 增強功能

• 文本編輯器的新一代 linter（基於 Sigasi）
  • 增強 syntax 檢查
  • 自動完成
  • 轉向定義
  • 查找用法
  • 自動格式化／縮進
  • 通過項目設置啟用

Model Composer

• 增強了對矢量信號維數的支持：改進代碼生成基礎架構，在設計中處理矢量 [N] 信號，從而提高性能。
• 針對矢量參數增強了的常數塊：常量塊現在支持將矢量參數解釋為 1-D，類似於 Simulink 庫中相應的常量塊
• 優化 DSP 塊的全新示例設計
  • 使用 2D-FFT 重建 MRI 圖像
  • 使用 FIR 塊構建低通濾波器設計
  • 使用 FIR 塊構建圖像流暢濾波器
• C/C++ 函數導入的增強功能：改進了顯示在診斷查看器中的錯誤及警告消息，使自定義代碼能夠更好地排查問題。
• 自定義 IP 目錄導出類型的 IP 屬性：為從綜合設計打包的 IP 指定 IP 屬性，包括名稱、版本和硬件描述語言（VHDL 或 Verilog）。
• 器件選擇器中的搜索功能：基於多個條件，使用 Model Composer Hub 塊上的器件選擇器對話框，快速搜索部件和開發板。
• FIR 塊支持多通道處理：FIR 塊的增強功能支持將輸入信號中的處理列作為數據的獨立通道，執行多通道濾波運行。
• 所支持的 MATLAB 版本：R2018a、R2018b、R2019a 和 R2019b

IP Integrator

• Versal 支持和阻止自動化可通過 IP 實現 GT 向導。允許在一個 GT Quad 中混合 IP 協議。
• 隱藏或著色網／塊，以便在方框圖中更好地顯示

IP 增強功能

• SmartConnect 增強功能
  • 新的區域優化可實現更小的開關配置
  • LinkBlaze 拓撲支持
  • SystemC 模型現已推出
• 用於 UltraScale+ 器件的 URAM 回讀／回寫 IP
  • 解決了為進行調試而訪問 URAM 數據的問題
  • 允許數據初始化
• HBICAP
  • 有助於嵌入式處理器通過內部配置訪問端口 (ICAPEx) 訪問 FPGA 配置內存
  • 允許用戶在操作過程中修改電路功能性
• FIR 編譯
  • Versal 優化支持 DSP58 的新特性以及更大的總線寬度
• 離散傅裏葉變換 (DFT)
  • 5G 的增強功能
  • 支持所有點大小，可滿足 38.211 要求
  • 2019.2 的異步版本（僅 EA）
• LTE 下行信道編碼器
  • 漏洞修複： 如果在特定周期取消了無效輸入，則可解決行為不正確的問題

• 視頻與圖像 IP
  • MIPI DSI TX：添加 2.5Gb / s DPHY 和 DCS 長數據包支持
  • MIPI CSI RX：通過刪除寄存器接口的新資源優化選項。
  • 基於 Spartan 701 MIPI CSI RX - DSI TX 的應用示例設計
  • DisplayPort Subsystems: HDCP2.2 示例設計
  • 支持 SDI Subsystem 和 YUV 444

RTL 綜合

• SystemVerilog 虛擬接口支持
• VHDL 語言支持增強
  • 支持 TIME 物理類型
  • 函數的編譯時間更短
  • 提高了錯誤處理功能
• XPM_MEMORY
  • 對非對稱 RAM 的輸出寄存器進行異步重置
  • 同時支持塊 RAM 和 UltraRAM
• 允許使用 MARK_DEBUG 引腳進行實例優化
  • 以前被視為 DONT_TOUCH
• 重新定時寄存器流水線的控製集，以啟用針對 SRL 的映射

實現

• Dynamic Function eXchange (DFX)
  • 部分重配置 (PR) 是整個 DFX 解決方案的一部分
    • DFX 包含芯片功能、Vivado 設計流程以及部分重配置 IP 等
    • 跨越所有架構，從 7 係列到 Versal
    • 新特性將幫助設計人員進入未來版本
    • 在Xilinx.com上閱讀更多精彩內容
  • AXI 高帶寬 ICAP 接口 IP
    • 每個事務處理支持 256 拍的 AXI 讀寫猝發
    • 可選 AXI4-Stream 主設備接口，可用於通過每個事務處理不受限製的猝發獲得讀取數據路徑
    • 內存映射的 AXI4 從設備接口
    • 支持高達 230 字節的寫讀傳輸
    • 文檔位於：PG349

• 實現設計流程
  • Vivado 實現默認策略的默認值現可啟用 PhysOpt
  • 新的 phys_opt 默認指令
    • 與以前的版本相比，更少的優化路徑
    • 側重於處理時序異常值
    • 極快的運行時
  • 添加到“Physical-Synthesis-in-Placer”(PSIP) 的 LUT 組合優化
  • opt_design 中 BUFG/CE 路徑的最新優化
    • 減少時序收斂的時鍾歪斜

• 設計分析與時序收斂
  • RQS 戰略預測
    • 使用 ML 預測前 3 個實現策略
    • report_qor_suggestions -strategy
  • RQA (report_qor_assessment)
    • 提供使用增量編譯和 RQS 實現策略的指南
    • 添加 report_failfast 摘要，以便在實現之前捕獲設計問題
  • 新的擁塞標準：用於改進擁塞可視化的互連擁塞等級（Windows -> 標準）
  • 增加 LUTRAM 報告的 report_ram_utilization
  • 用於檢查 MMCM 之間的不安全 CDC 的最新 UltraFast 方法

• 增量編譯
  • 增量實現指令
    • 快速：以最少的定時工作實現最快的運行時間
    • RuntimeOptimized：支持快速運行時的同時，保持時序
    • TimingClosure：盡量滿足時序要求
    • 無需修改地點和路由指令
      • 工具可通過原始指令自動決定運行增量還是默認值
  • 改進了增量實現流程中的 phys_opt_design 性能
    • 更精確的定位優化
    • 總體上更好的 P&R 重複使用
  • 增量綜合：設計重複使用現在考慮對 synth_design 選項的改變

Vivado 仿真器

仿真

• 在 Vivado Simulator (XSIM) 中引入 UVM 1.2 支持，使用戶能夠使用基於 UVM 的測試台創建高質量的驗證環境

器件支持

該版本中支持以下生產器件：

• 航天級 Kintex UltraScale：- XQRKU060
• XA Kintex-7：- XA7K160T
• Virtex UltraScale+ HBM (-3)：- XCVU31P、XCVU33P、XCVU35P、XCVU37P

Vivado 工具

• 通用

  • 增加了對基於命令行的 Web 安裝程序的支持，從而提高了安裝 Xilinx 工具的用戶體驗和工作效率
  • 支持磁盤使用優化，可減少安裝 Vivado 工具的空間占用
  • Xilinx 已停止提供 Vivado 工具 DVD
    
    

• DSP 係統生成器

  • 2 個最新超高采樣率 (SSR) 塊：將向量斷言及向量關係塊添加至 Xilinx SSR 塊庫，用於為 Zynq UltraScale+ RFSoC 部件等 Xilinx 器件構建超高采樣率 (SSR) 設計。如欲了解有關超高采樣率設計及最新模塊庫的更多詳情，請參閱用戶指南。
  • 所支持的 MATLAB 版本：R2018a、R2018b 和 R2019
    
    

• Vivado 高層次綜合

  • 可將 C 語言函數標記為黑箱，替換為用戶提供的等效 RTL 模塊
  • 數據流適用範圍現在可擴展，以通過最新“穩定的”pragma/directive 支持一個陣列的多個讀取器
  • 可通過數據流 pragma/directive 指定一個數據流交替緩衝序列，以提高並行執行能力
  • 修改後的內存資源 pragma/directive 允許指定存儲類型及時延
  • 用戶可將 ap_ctrl_none 範圍設置為數據流區域，以提高吞吐量
  • C 庫
    • C++ 模板化超高采樣率 (SSR) FFT 函數。脈動陣列架構，支持每個時鍾周期的多個數據采樣（整數或定點）
    • 通過 xfOpenCV 增強 OpenCV 支持（版本說明）
    • 全麵的 math.h 函數集現針對定點數據類型進行了本地優化
      
      

• RTL 綜合

  • 增加了 VHDL-2008 特性，包括數據包通用術語、字符實體通用類型和通用函數。
  • 增量綜合現已提供，可為 Vivado 項目提供可選自動增量模式。
    
    

• Model Composer

  • DSP 模塊庫：最新 FFT、IFFT 和 FIR 塊現在可使用 Model Composer 來設計和實現信號處理算法
  • 吞吐量控製的增強功能：支持吞吐量控製的塊陣容更強大。使用支持的塊構建設計並控製實現方案的吞吐量需求，無需對設計進行任何結構修改
  • 支持流媒體數據的其它模塊：使用支持流媒體數據運行的更廣泛塊集設計和實現具有高吞吐量需求的算法。示例：查找表、延遲、矩陣乘法和子矩陣等。
  • C/C++ 函數導入過程中的增強複雜性支持：除了 std::complex 之外，還增加了對導入函數（使用 hls::x_complex 類型）的支持，從而在自定義塊中擴展了對複雜信號的支持。
  • C/C++ 函數導入的增強功能：使用 xmcImportFunction 特性為您的設計創建自定義“源”塊
  • 增強了對行矩陣及列矩陣信號維數的支持：改進代碼生成基礎架構，在設計中處理行矩陣 [Nx1] 和列矩陣 [1xN] 信號，從而提高性能。
  • 支持的 MATLAB 版本：R2018a、R2018b 和 R2019a
    
    

• 互動設計環境

  • 自動向項目摘要儀表板添加新運行
  • 能夠‘保存為’報告策略
    
    

• 電路板流程與示例設計

  • 隻需在 GUI 中單擊一下，就可直接從 Github 下載並安裝第三方電路板
    

• Vivado 仿真器

  • 引入對 SystemVerilog 功能覆蓋和報告生成（.txt 或 .html）的支持
  • 支持對並發區域中的屬性和序列進行斷言
  • 增強的約束隨機化 supportNew 協議實例窗口，可在設計中顯示 AXI 接口
  • 方框圖中的“Mark Simulation”特性，可直接在波形查看器中添加 AXI 接口
    

• IP 安全

  • 設計中的加密塊將隱藏在原理圖和層級查看器中。引入了適當的最新 xilinx_schematic_visibility，其可通過切換開關來修改默認行為
  • 更新的 Xilinx Vivado 公開密鑰，可作為定期安全更新的一部分
    

• 實現

  • 最新 AXI Regslice IP 可高速通過 SLR，自動插入流水線。
    • 提高 Virtex UltraScale+ HBM 設計性能（高達 450 MHz）。
    • 支持所有 UltraScale 和 UltraScale+ 器件。
    • 基於屬性的機製，可用於自定義總線及接口。
  • 布置過程中，高扇出網的物理優化更快。
  • 自動 SLR 交叉寄存器的使用，可提高性能，減少 QoR 變化
  • 對於帶有許多時序異常的設計，報告方法的運行速度可提高 2 倍。
  • opt_design 添加一個 SRL remap 選項，可在 SRL 位移寄存器原語和寄存器鏈之間轉換。允許平衡利用率和性能。
    
    

• 約束與分析

  • 軟 Pblock：可使 Pblock 邊界變軟，允許各單元按要求移動，以提升性能。
  • SLR Pblock：現在可使用 SLR 指定 Pblock 範圍，以實現更簡單的定義。
  • report_methodology 命令可添加與時序相關的新方法檢查。
  • report_qor_suggestions (RQS) 的建議現在是基於對象的，由實現流程命令自動應用。
  • 重新構建 report_ram_utilization 命令，可為稀疏性及時序臨界性提供更有意義的統計信息。
    
    

• 功耗分析

  • UltraScale+ XPE 包含更詳細的 RF 數據轉換器設置，用於 Zynq UltraScale+ RFSoC Gen 3 器件的功耗分析。
  • UltraScale+ XPE 添加一個 HBM 向導，為 HBM 功耗分析提供係統級參數輸入，以便自動生成相應的電子表格條目。
    
    

• Vivado 調試

  • IBERT GTM：在 GTM 及串行 I/O 分析儀的 IBERT 設計中，可使用 PAM4 和 NRZ 調製為 GTM 收發器實現 9.8 Gb/s 的線路速率，最高可達 58 Gb/s。支持 PAM4 信令的正向糾錯 (FEC) 模式以 160 位數據位寬模式和內部 PRBS 模式提供（FEC 不支持 NRZ）。此外，還為眼交叉分析篩選器、直方圖和不同鏈接的信噪比信息提供新的繪圖功能。
    
  • Busplot Viewer：邏輯分析儀現在為調試 DSP 和 RF 應用提供 Busplot Viewer 功能。這允許用戶根據探針值、時間或樣本以及其它探針數據繪製不同的圖表。查看器允許用戶選擇任何信號，用作 X 軸和 Y 軸數據，在同一圖上繪製多個圖形。
  • HBM Monitor：全新內存調試功能可用於監控 HBM 設計狀態及性能。與內存校準調試類似，HBM 監控器儀表板將顯示 HBM 內存模塊的校準狀態和靜態溫度，以及各種吞吐量信息和不同通道上的監控活動。
    
  • RF Analyzer：用於調試 ZU+ RFSoC 器件的 RF 分析儀工具現已提供。該工具主要用在用戶電路板上，幫助了解電路板在高頻率應用中的性能。RF 分析儀將相同的基本 GUI 用作 RFSoC 評估工具。RF 分析儀雖然提供大量類似的特性，但與電路板無關。RF 分析儀無需使用特定電路板實現信息，依賴 BRAM 緩衝器，而不是 DDR RAM，電路板需要時，可要求用戶配置一個外部鎖相環，並可通過 JTAG 在主機 PC 和目標電路板之間通信。

• IP

  • 最新 50G RS-FEC（544、514）：用於 5G 無線應用的最新 FEC (2x26G) NRZ，在添加外部 bitmux 芯片時，可實現 PAM-4 應用
  • 集成型 UltraScale/UltraScale+ 100G 以太網子係統：全新可選 AXI 數據總線接口支持基於標準的接口
  • 10G/25G 以太網子係統、40G/50G 以太網子係統、集成型 UltraScale/UltraScale+ 100G 以太網子係統、USXGMII、1G/10G/25G 以太網交換子係統：通過基於所選特性創建統計邏輯，實現尺寸優化的統計計數器
  • 視頻與影像 IP：視頻處理內核新增對 8K30 分辨率的支持，視頻混頻器增加 16 層混合，而幀緩衝器則新增對 12 和 16bpc 的支持；
  • SmartConnect: 提高了麵積效率、特別適合小型配置和 AXILite 端點
  • AXI Bram 控製器：改善了單拍事務處理的性能。可配置的讀取時延，適用於緊密的時間間隔。

• 部分重配置

• 任何 Vivado 版本都不再需要用於部分重新配置的許可證
  
  

下載Vivado Design Suite 2018.3 ，可支持：

• Virtex UltraScale+ 58G ES1 器件：— XCVU27P、XCVU29P
• Virtex UltraScale+ HBM：XCVU31P、XCVU33P、XCVU35P 和 XCVU37P
  
  
• Vivado 功能：
  • QoR 改進 — Fmax 提高 3%，路由器編譯速度比 2018.1 (UltraScale+) 快 2 倍
  • 可在運行或運行步驟之間輕鬆比較報告結果
  • 基於 AXI 事務處理的全新波形查看器
  • 可更便捷控製版本的 Diff 方框圖
  • 報告 QoR 分析可幫助實現早期時序收斂分析
    
• IP 子係統／內核：
  • 無線技術：最新10G 及 25G 以太網無線電成幀器
    • eCPRI 示例設計
    • 支持 NGFI IEEE 1914.3
  • 無線技術：最新25G 高時效網絡 (TSN)， 適用於 802.1CM
  • 有線：400G、200G、100G和50GEthernet，支持 US+ 58G GTMs
  • 通過硬件調試器提供 HBM 分析控製台
  • 視頻 IP：所有 HLS 視頻處理內核現在都免許可證，並與 Vivado（VPSS、視頻混頻器、視頻 TPG、幀緩衝器 WR/RD、伽瑪 LUT、Demosaic、VTC）一起安裝。用於場景變化檢測和多輸出定標器的兩個新內核
    
• 嵌入式軟件：
  • PetaLinux 切換至獨立的 XSCT 基礎架構
  • 更穩健的多媒體基礎架構，包括音頻支持
  • 新許可證消除了器件限製
  • 升級到 Xen 4.11 的 Xen Hypervisor
  • 在 MicroBlaze 中支持 64 位內存尋址
• 量產級器件：
  • 國防級 Zynq UltraScale+ RFSoC：- XQZU21DR (-1M), XQZU28DR (-1M, -1, -1LV, -1L, -2)
  • 國防級 UltraScale+ MPSoC：— XQZU3EG（-1M, -1、-1LV、-1L、-2）、XQZU9EG ( -1M、-1、-1LV、-1L、-2)