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Vivado ML 企業版

by: Xilinx, Inc

免費下載 Vivado® ML 標準版。購買企業版（起價為 2995 美元）。

Edition:
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    Buy License
    Product Add-Ons:

    功能

    新增功能
    vivado-ml-software-box-2-1

    2022.2 新增功能

    • 推出麵向 Versal® ACAP & Kria™ SOM 的Power Design Manager
    • 與手動執行相比，使用 Versal 器件支持的 IDR（智能設計運行）可使 QoR 平均提升 5%*
    • 使用增量編譯流程的 UltraScale+™ 架構設計，可將編譯時間加速 1.4 倍
    • 在 Versal 器件上實現基於項目模式的 DFX 抽象 shell 支持
    • 在 Versal Premium SSI 器件上啟用 DFX 支持
    查看 Vivado ML 的新增功能
    功能和許可選項

    功能

    • Vivado ML 標準版: 這是一款免費提供的劃時代的設計環境。可立即免費訪問一些基本的 Vivado 性能和功能。
    • Vivado ML企業版：這是設計套件的付費版本，包括對所有 Xilinx 器件的支持。 您可以通過從“Edition”下拉菜單中選擇“Enterprise”來購買。
    Vivado ML Edition 功能 Vivado ML 標準版 Vivado ML 企業版 Vivado 實驗室版
    許可選項 免費 30 天評估（免費）
    可在 AWS Marketplace 上點播觀看
    NL: $2995
    FL: $3595
    器件支持 限定 Xilinx 器件 所有 Xilinx 器件
    Vivado IP Integrator
    Dynamic Function eXchange
    Vitis 高層次綜合
    Vivado Simulator
    Vivado Device Programmer
    Vivado Logic Analyzer
    Vivado 串行 I/O Analyzer
    調試 IP (ILA/VIO/IBERT)
    綜合和布局布線
    Vitis Model Composer 購買 NL - $500
    FL - $700    		 購買 NL - $500
    FL - $700
    存儲器推薦

    Vivado ML 版的最小係統內存推薦

    下表是每個目標器件的典型及峰值內存使用情況。Xilinx 建議，至少要有足夠的物理係統內存來應對高峰內存使用情況。

    注:

    1. 內存使用隨 LUT 和 CLB 利用率的提升而增加。以下數字是在平均 LUT 利用率約為 75% 的情況下產生的。
    2. 時序限製的大小和複雜性直接影響內存需求。
    3. 以下數字是在單個綜合和實現運行中在腳本批處理模式下使用 Vivado 生成的。
    4. 32 位係統不適於這些器件。
    5. 使用 3GB 存儲器的 Windows 32 位係統的配置可參照答複記錄 14932。
    Windows / Linux (64 位)
    器件 典型值 峰值
    所有器件* 20 32
    Windows / Linux (64 位)
    器件 典型值 峰值
    XCKU3P 7 13
    XCKU5P 7 13
    XCKU9P 8 13
    XCKU11P 9 13
    XCKU13P 10 14
    XCKU15P 10 15
    Windows / Linux (64 位)
    器件 典型值 峰值
    XCVU3P 11 19
    XCVU5P 12 19
    XCVU7P 15 24
    XCVU9P 20 32
    XCVU11P 22 32
    XCVU13P 28 47
    XCVU19P 48 64
    Windows / Linux (64 位)
    器件 典型值 峰值
    XCZU2EG 3 5
    XCZU3EG 4 6
    XCZU4EV 5 5
    XCZU5EV 6 9
    XCZU6EG 7 10
    XCZU7EV 8 11
    XCZU9EG 10 14
    XCZU11EG 11 18
    XCZU15EG 11 18
    XCZU17EG 12 18
    XCZU19EG 14 21
    Windows / Linux (64 位)
    器件 典型值 峰值
    XCZU21DR 10 14
    XCZU25DR 11 14
    XCZU27DR 13 17
    XCZU28DR 14 17
    XCZU29DR 14 17
    Windows / Linux (64 位)
    器件 典型值 峰值
    XCKU025 5 7
    XCKU035 5 7
    XCKU040 5 7
    XCKU060 7 11
    XCKU085 9 14
    XCKU095 9 14
    XCKU115 9 14
    Windows / Linux (64 位)
    器件 典型值 峰值
    XCVU065 7 11
    XCVU080 5 12
    XCVU095 9 14
    XCVU125 10 16
    XCVU160 14 20
    XCVU190 18 24
    XCVU440 32 48
    Windows / Linux (64 位)
    器件 典型值 峰值
    XC7V585T 4 6
    XC7V2000T 10 16
    XC7VX330T 3 5
    XC7VX415T 3 5
    XC7VX485T 4 5
    XC7VX550T 4 6
    XC7VX690T 5 7
    XC7VX980T 7 9
    XC7VX1140T 5 10
    XC7VH580T 4 6
    XC7VH870T 6 5
    Windows / Linux (64 位)
    器件 典型值 峰值
    XC7K70T 1.6 2.5
    XC7K160T 2 3
    XC7K325T 3 4
    XC7K355T 3 5
    XC7K410T 3 5
    XC7K420T 3 5
    XC7K480T 4 6.5
    Windows / Linux (64 位)
    器件 典型值 峰值
    XC7A15T 2 3
    XC7A35T 2 3
    XC7A50T 2 3
    XC7A75T 2 3
    XC7A100T 2 3
    XC7A200T 2.5 3.5
    Windows / Linux (64 位)
    器件 典型值 峰值
    XC7Z010 1 1.6
    XC7Z015 1.3 1.9
    XC7Z020 1.3 1.9
    XC7Z030 1.8 2.7
    XC7Z035 3 5
    XC7Z045 3 5
    操作係統

    Xilinx®在 x86 和 x86-64 處理器架構上支持以下操作係統。

    • Windows 更新：10.0 1809 Update; 10.0 1903 Update; 10.0 1909 Update; 10.0 2004 Update
    • RHEL 7 / Cent OS 7: 7.4, 7.5, 7.6, 7.7, 7.8, 7.9
    • RHEL 7 / Cent OS 7: 7.4, 7.5, 7.6, 7.7, 7.8, 7.9
    • RHEL 7 / Cent OS 7: 7.4, 7.5, 7.6, 7.7, 7.8, 7.9
    • Ubuntu: 16.04.5 LTS;16.04.6 LTS; 18.04.1 LTS; 18.04.2 LTS, 18.04.3 LTS; 18.04.4 LTS; 20.04 LTS; 20.04.1 LTS

    注意：請參閱PetaLinux 工具文檔：參考指南（UG1144），了解有關使用 PetaLinux 支持的操作係統安裝要求的更多信息。

    架構支持

    下表列出了 Vivado ML 標準版與 Vivado ML 企業版中商業现金网博e百 的架構支持。對於非商業现金网博e百 支持，Vivado ML 標準版支持所有 Xilinx 汽車器件，作為工具中的量產器件提供。

    架構 Vivado ML 標準版 Vivado ML 企業版
    Zynq®-7000 SoC • XC7Z007S、XC7Z010、XC7Z012S、XC7Z014S、XC7Z015、XC7Z020、和 XC7Z030 • 所有器件

    Zynq UltraScale+™ MPSoC

    		 • XCZU1EG、XCZU1CG、XCZU2EG、XCZU2CG、XCZU3EG、XCZU3CG XCZU4EG、XCZU4CG、XCZU4EV、XCZU5EG、XCZU5CG、XCZU5EV、XCZU7EV、XCZU7EG、和 XCZU7CG • 所有器件
    Zynq UltraScale+ RFSoC • 無 • 所有器件
    Alveo™ 數據中心加速器卡 • 所有器件 • 所有器件
    Kria™ SOM • 所有器件 • 所有器件
    Versal® ACAP • 無

    Versal AI Core 係列：
    • VC1902
    • VC1802

    Versal Prime 係列：
    • VM1802
    Virtex® FPGA

    Virtex-7 FPGA:
    • 無

    Virtex UltraScale FPGA:
    • 無

    Virtex-7 FPGA:
    • 所有器件

    Virtex UltraScale FPGA:
    • 所有器件

    Virtex UltraScale+ FPGA:
    • 所有器件

    Virtex UltraScale+ HBM FPGA:
    • 所有器件

    Virtex UltraScale+ 58G PAM4 FPGA:
    • 所有器件
    Kintex® FPGA

    Kintex-7 FPGA:
    • XC7K70T、XC7K160T

    Kintex UltraScale FPGA:
    • XCKU025、XCKU035

    Kintex UltraScale+ FPGA:
    • XCKU3P、XCKU5P

    Kintex-7 FPGA:
    • 所有器件

    Kintex UltraScale FPGA:
    • 所有器件

    Kintex UltraScale+ FPGA:
    • 所有器件
    Artix® FPGA
    Artix-7 FPGA:
    • 所有器件

    Artix UltraScale+ FPGA:
    • 所有器件

    Artix-7 FPGA:
    • 所有器件

    Artix UltraScale+ FPGA:
    • 所有器件
    Spartan®-7 FPGA • 所有器件
    		 • 所有器件

    技術文檔

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    培訓

    免費 Vivado ML 培訓課程

    Vivado ML 培訓課程

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    使用 Vivado Design Suite 設計 FPGA

    視頻標題 說明
    FPGA 架構、3D IC、SoC 概述 概括介紹 FPGA 架構、SSI 技術和 SoC 器件架構。
    UltraFast 設計方法：開發版與器件規劃 介紹本課程中涵蓋的方法指南以及 UltraFast 設計方法檢查表。
    HDL 編碼技巧 涵蓋在 FPGA 設計中使用的基本數字編碼指南。
    Vivado 設計流程介紹 介紹 Vivado 設計流程：項目流程和非項目批處理流程。
    Vivado Design Suite 基於項目的流程 介紹 Vivado Design Suite: 中基於項目的流程：創建項目、向項目添加文件、探索 Vivado IDE 以及模擬設計。
    行為模擬 描述行為仿真的過程和 Vivado IDE 中可用的仿真選項。
    Vivado 綜合與實現 根據設計情景創建時序約束並綜合實現設計。
    Vivado Design Suite I/O 引腳規劃 使用 I/O 引腳規劃布局在設計中執行引腳分配。
    Vivado IP 流程 定製 IP，實例化 IP 並驗證設計 IP 的層級。
    Vivado ML 培訓課程（優惠）

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    3.購買並啟動設計

    視頻標題 說明
    使用 Vivado Design Suite 設計 FPGA （一） 本課程不僅將介紹 Vivado® Design Suite 的入門信息，而且還將為那些未接觸過 FPGA 設計的設計人員介紹 FPGA 設計流程。
    使用 Vivado Design Suite 設計 FPGA （二） 此課程基於“使用 Vivado Design Suite 設計 FPGA （一）“ 課程。 了解如何構建更有效的 FPGA 設計。
    使用 Vivado Design Suite 設計 FPGA （三） 此課程內容進一步基於“使用 Vivado Design Suite 設計 FPGA 1 & 2“課程。了解如何有效地采用時序收斂技術。
    使用 Vivado Design Suite 設計 FPGA （四） 了解如何使用 Vivado® Design Suite 和 Xilinx 硬件的高級功能。重點是為源同步和係統同步接口應用時序約束、利用布局規劃技術等。
    Vivado ML 培訓課程（付費）

    付費課程

    Xilinx 實戰型 FPGA 和嵌入式設計培訓計劃旨在讓您掌握基礎知識，以便立即著手設計。這些計劃不僅麵向不熟悉 FPGA 技術的工程師，還針對那些開發複雜連接功能、數字信號處理或嵌入式解決方案的有經驗的工程師。聯係當地的銷售代表或授權培訓機構，以了解貴公司是否還有培訓名額。了解更多