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實現方案

下麵將概括介紹 Vivado® ML 的實現方案特性。點擊其它標簽，了解完整的特性詳情。

實現方案

實現方案

Vivado 實現方案是 Xilinx® 器件的布置與布線工具，可通過綜合網表生成比特流與器件圖像。該實現方案支持創建各種尺寸的平台和定製設計，從最小的 MPSoC 到最大的單片及堆疊矽片互聯 (SSIT) 器件（包含數百萬個邏輯單元），無所不包。Vivado 實現方案建立在業界一流分區、布置與布線算法基礎之上，這些算法由基於機器學習的預測器指導。ML 模型的應用允許實現方案通過準確預測布線延遲與擁塞，在更短的時間內實現更高質量的結果 (QoR)。實現方案由 Xilinx 設計約束 (XDC) 驅動，可達到在 Vivado 項目和 Tcl 腳本中性能、利用率以及功耗和綜合工作的設計目標。

實現方案支持所有工作模式，從易於使用的按鈕模式到用於處理性能要求最嚴格的設計的高級定製 Tcl 方案，無一例外。時序、利用率、功耗以及其它設計質量指標的詳細分析均可在任何編譯階段執行：布置前、布置後以及布線後。此外，還可使用設計檢查點 (DCP) 文件在任何編譯階段保存和恢複設計數據庫，並可相應查看和約束設計。

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主要特性

實現方案包括以下流程：

  • 邏輯優化：綜合後，邏輯網表在全局層麵上進一步優化，以降低利用率並減少邏輯層次。
  • 功耗優化：使用工作門控技術降低設計功耗，無需幹預，不改變功能性，而且幾乎不會影響時序。
  • 布置：邏輯網表單元按照 XDC 限製（包括時序、平麵布置圖和手動布局要求）布置在物理器件資源中。布置從布置資源開始，包括 IO 和時鍾資源以及基於設計層級的邏輯集群。在全局布置階段之後是詳細布置階段以及布置後優化階段布置由預測布線延遲和預測布線擁塞的 ML 模型指導，與傳統統計方法相比，其可提供更高的準確性和更快的編譯速度。
  • 布線：網表組件間的連接分配給物理器件互連資源。與布置類似，布線從 IO 和時鍾等全局資源開始，然後根據 XDC 時序約束對資源分配進行優先級排序。布線的最後階段將進一步優化布線，以滿足簽名設置及保持的需求。在布置過程中使用 ML 布線擁塞預測，減少布線擁塞。
  • 物理優化：物理優化是一個由時序推動的流程，貫穿整個布置和布線過程。與邏輯優化不同，物理優化使用根據布置與布線提供的最精確的時序數據。對時序影響進行評估，這樣隻有執行的優化才能得到改進的時序。優化技術包括複製、重新定時和寄存器更換，以及其它針對目標架構的優化。此外，物理優化還可在布置後和布線後分別運行，以進一步改善結果。

設計可以在實現過程中的任何編譯階段執行分析。分析功能的核心是：

  • 綜合 XDC 約束管理係統，允許修改並驗證時序、功耗及物理約束。
  • 報告時序摘要：一個強大的靜態時序分析器支持 XDC 約束，以幫助實現方案達到指定的時序目標。為重要的時序路徑、時鍾交互和時鍾域交叉 (CDC) 生成時序報告。
  • 報告功耗：無矢量傳播可為功耗分析提供 XDC 開關工作支持。生成報告，識別較高功耗區域。
  • 器件視圖：設計布置與布線的圖形表示以及邏輯網表原理圖。可在物理、邏輯和源代碼設計視圖之間實現交叉探測，從而可快速跟蹤重要時序路徑的來源。

Vivado 實現方案支持所有層次的定製，從按鈕操作到為要求難以滿足的設計探索不同編譯策略與迭代流程，無所不能。

實現……

  • 與 Vivado 項目和非項目流程協作
  • 可以使用 Tcl 交互運行或在批處理模式下運行
  • 運行多個線程，縮短編譯時間
  • 提供編譯策略，探索針對不同設計目標的解決方案
  • 支持增量編譯模式，其可重複使用以前運行的數據，這可以優先考慮編譯加速，也可以優先考慮時序收斂
邏輯綜合

邏輯綜合

Vivado 邏輯綜合是一款創建設計的工具，可幫助硬件設計人員針對所有最新 Xilinx 器件創建最佳平台、IP 及定製設計。邏輯綜合可將采用 SystemVerilog、VHDL 和 Verilog 編寫的寄存器傳輸級 (RTL) 設計轉換為庫單元的綜合網表，用於下遊實現方案。考慮到目標技術，綜合可以從 RTL 描述中推斷直接映射至專用芯片結構的函數，包括 LUTRAM、Block RAM、位移寄存器、加法減法器和 DSP 模塊等。綜合結果可使用屬性、工具選項和 Xilinx 設計約束 (XDC) 促進，以達到設計目標。邏輯綜合在 Vivado 項目和 Tcl 腳本中運行，為生成 RTL 描述的其它高層次設計方法打下了堅實的基礎，其中包括高層次綜合和 IP Integrator 等。

邏輯綜合引入機器學習，有助於加速編譯。ML 模型通過預測設計的不同環節所需的綜合優化來提高整體效率。

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主要特性

邏輯綜合支持符合行業標準的最新可綜合構建：

  • SystemVerilog、Verilog、VHDL 和 VHDL-2008 硬件描述語言 (HDL)
  • 能夠在相同的設計中混合不同的 HDL 類型，並將參數和通用類型傳遞給每種類型
  • 語言模板，確保將推斷出的複雜函數可靠地映射到適當的設備資源中

可使用交叉探測至相關 HDL 源代碼的詳細設計原理圖，直觀地查看 HDL 描述。

邏輯綜合提供對推斷和優化各環節的控製。分配可通過以下方式完成：

  • 將工具和命令選項全局使用
  • 在邏輯層級（使用 BLOCK_SYNTH XDC 約束）的特定模塊或實例上
  • 在使用 HDL 屬性的單元及網上

控製類型包括：

  • 保持、扁平化和重新構建層級
  • 推斷或不推斷特定技術結構
  • 選擇用於映射內存陣列的專用內存資源的類型
  • 為有限狀態機 (FSM) 分配編碼類型
  • 為性能、利用率或功耗確定優先級
  • 應用高級優化，如邏輯重定時
  • 轉換門控時鍾，寄存啟用信號

Vivado 邏輯綜合支持所有層次的定製，從按鈕操作到不同編譯策略的探索，無所不能。

邏輯綜合……

  • 與 Vivado 項目和非項目流程協作
  • 可以使用 Tcl 交互運行或在批處理模式下運行
  • 運行多個流程，縮短編譯時間
  • 提供編譯策略，探索針對不同設計目標的解決方案
  • 支持增量編譯模式，其可重複使用以前運行的數據，加速編譯迭代
設計方法

設計方法

與 Vivado 一起使用時，UltraFast 方法可幫助定義適當的約束，可幫助正確驅動工具並分析結果並可提高整體生產力。UltraFast 設計方法是一係列最佳硬件設計實踐，這些最佳實踐源於 Vivado 專家多年的經驗以及他們在客戶設計方麵取得的可推動工具和技術發展的設計收斂成功。

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主要特性

UltraFast 在各種用戶指南中進行了廣泛歸檔，包括：

為了促進遵循 UltraFast 方法指導方針，UltraFast 方法報告內建在 Vivado 中，在默認情況下，針對 Vivado 項目生成，無需閱讀任何文檔，便可提供 UltraFast 優勢。報告方法特性可生成一個在當前設計中發現的方法違規列表，按類別和嚴重程度進行分類，以便對照查看。查看並處理方法違規，可確保為設計的實現提供最佳起點，從而可在最短的時間內為設計的成功收斂提供最大的可能性。可以放棄被認為可以接受的違規，使其不再出現在報告中。

提供完整、正確的約束是 UltraFast 方法的重要組成部分。時序約束向導 (TCW) 不僅可分析時序約束，而且還可為提供缺失約束以及修複無效約束提供分步指導。約束完整性可降低不受約束的時序路徑導致硬件漏洞的幾率，而無效約束則會將編譯工作誤導為錯誤的時序臨界。

功耗約束質量是功耗精確分析的關鍵。功耗約束顧問可分析設計切換活動，可精確找到似乎錯誤指定的區域，並可生成全方位 XDC 功耗約束，進行適當分析。Vivado 功耗報告還包括一個置信水平，指示低、中、高質量的功耗約束規範，從而提供有關功耗約束完整性的反饋。高置信水平可確保最精確的功耗分析，從而能與硬件測量緊密匹配。

自動時序收斂

自動時序收斂

自動時序收斂的獨特方法是對 Vivado UltraFast 方法的有力補充。除了最佳實踐，Vivado 專家還從最具挑戰性設計的成功收斂中積累了大量解決方案。這些解決方案往往是在 UltraFast 方法時序收斂參考中描述的過程。Vivado 中的自動時序收斂則更進一步，可針對特定時序故障執行這些步驟，然後為每個具體問題生成全方位解決方案。這些解決方案可取消冗長的手工查看工具報告，可精心打造可能的解決方案並可通過編譯每個解決方案來查看結果並執行無數次可能的迭代，以進行時序收斂，從而可為各種專業水平的硬件設計人員帶來巨大優勢。

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主要特性

報告 QoR 評估 (RQA) 特性可預測設計達到時序目標的可能性。它報告了一個從 1 到 5 的簡單分數，表示可能性的程度，1 表示可能性最低，5 表示可能性最高。除了評估分數外，RQA 還指出了帶來該分數的問題類型，對方法違規進行了總結，並提出了改善低評分的下一步建議。在編譯過程的早期運行時，RQA 有助於確定是繼續編譯，還是在編譯成功機會很小的時候，避免浪費精力。

報告 QoR 評估 (RQA) 特性是在 Vivado 中實現時序收斂自動化的基礎。RQS 的中心是一個分析引擎，可生成在當前編譯運行中修複最重要路徑的建議。建議是 Vivado 特有的對象類型，可控製以不同方式編譯設計的方法，避免最初的時序收斂問題。這些建議適用於後續編譯運行，而且 Vivado 會在適當的編譯階段遵循每個建議，無需任何幹預。RQS 是一項用於迭代編譯運行的高價值特性，能夠以最少的工作量收斂時序，此外它還支持項目模式和非項目模式。

對於難以達到時序要求的設計，探索是一種常見的做法，其中許多編譯策略都是同步運行的。在某些情況下，策略的數量可能接近 20 以上，這不僅會明顯拖延設計迭代，而且還會成為計算資源的負擔。Vivado 引入機器學習來預測最有可能超越其它所有策略的前三種編譯策略。用於預測最佳策略的 ML 模型不僅限於 Vivado 策略預設，可以從幾十種定製策略和命令選項中選擇。最多關注三種策略，不僅可顯著縮小獲得求解的空間範圍，而且還可大幅降低計算資源負擔，從而可顯著加速設計迭代。

ML 策略預測由報告 QoR 建議特性生成。

智能設計運行 (IDR) 將 RQA、RQS 和 ML 策略預測作為構建塊，為那些最難達到時序要求的設計創建一個積極、係統的時序收斂過程。IDR 可在多個階段運行：

  • IDR 首先分析布線後結果，然後應用一係列建議和編譯迭代，在中間階段根據分析構建序列。
  • 如果設計在第一階段後不符合時序要求，則預測並編譯 ML 策略。
  • 如果 ML 策略無法找到一個時序收斂解，在時序收斂模式下，使用 RQS 及增量編譯，可將最佳結果提供給“最後一英裏”編譯。

IDR 可作為一組專用設計運行，構建在 Vivado 項目流程中，為一個非常強大的時序收斂選項提供按鈕訪問。

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