驗證

作為 Vivado IDE 的一部分，硬件管理器可幫助用戶編程器件並在比特流生成後調試設計。使用硬件管理器，用戶可連接並編程包含一個或多個 FPGA 器件的硬件目標，然後可通過 Tcl 或 GUI 接口與調試 IP 互動，包括邏輯分析器、串行 I/O 分析器以及存儲器校準調試。

• 麵向 FPGA、配置存儲器器件、eFUSE AES 鍵/寄存器的器件編程器
• Tcl 腳本編寫支持調試自動化
• 通過 hw_server 和 Xilinx 虛擬線纜對網絡進行遠程調試 (XVC)

Vivado 提供各種調試 IP 和工具特性，可幫助您為您所實現的設計輕鬆執行係統內邏輯調試。

• ILA— 用於觸發事件並捕獲內部信號數據
• System ILA— 用於為 AXI 接口執行事務處理級調試
• VIO— 用於監控並驅動內部信號
• JTAG - AXI— 用於通過 Tcl 直接與 AXI 接口交互

Vivado 可為您提供一個快捷的方法來調試和優化 FPGA 收發器。該解決方案包括一個可定製的調試 IP (IBERT) 和 Vivado 串行 I/O 分析工具。如果結合使用，您可對多個通道進行誤碼率 (BER) 測量，執行 1D/2D 眼圖掃描，實時調整收發器參數，而您的串行 I/O 通道還能夠與係統其它部分進行互動。

此外，IBERT 還包括數據模式生成器和檢查器，支持對收發器 DRP 端口的訪問，可用於 PMA 評估和收發器演示。當在 FPGA 中實現了 IBERT 後，Vivado 串行 I/O 分析器不僅可與 IP 互動，而且還允許您創建鏈路（類似於開發板上的通道），並可通過以圖形方式運行掃描和查看結果來分析鏈路的裕量。

內存校準調試工具允許您快速調試內存接口（DDR4/3、RLDRAM3、QDRII+ 和 LPDDR3）中的校準或數據錯誤。您一直可在工作的整個過程中隨時查看和分析硬件中存儲器接口的內核配置、校準狀態和數據裕量。

Xilinx 虛擬線纜 (XVC) 解決方案是一種基於 TCP/IP 的協議，類似於 JTAG 線纜，可提供一種無需使用物理線纜便可訪問和調試 FPGA 或 SoC 設計的方法。XVC 解決方案具有軟件及硬件組件：

ChipScopy 是一款 Python API，隻允許針對 Versal 器件進行器件編程、通信與調試。高層次 Python 函數支持 TCF 服務器連接、器件編程、讀寫內存、觸發和捕獲 ILA 數據以及讀寫 VIO 寄存器。此外，它還支持運行 IBERT 掃描、讀取係統監控數據、監控 NOC 性能、報告 DDR 指標。