可編程邏輯 (PL)

• 基於 CLAHE TMO 的端到端單聲道圖像處理 (ISP)
• RGB-IR 和 RGB-IR 圖像處理 (ISP) 流水線
• 全局色調映射 (GTM) 以及使用 GTM 的 ISP 流水線

AI Engine (AIE)

• BlobFromImage
• 支持批量 3 的背靠背 filter2D

基於 Vitis 庫的 Vitis 區塊鏈解決方案

• 以太坊的開創性采礦解決方案
• 使用 C++ 通過 Vitis 庫實現開源與易用性及易於部署性
• 使用 Vitis 庫實現靈活性及可擴展性
• 靈活地開采多種比特幣
• 定製並編譯成硬件
• 高度優化的設計

將 CSV 解析器 API 添加到庫中

• CSV 解析器可解析逗號分隔值文件並生成對象流，其可輕鬆與 DataFrame API 連接

• 新增全新 L2 庫
• Louvain 與重新編號
• 重新編號
• 餘弦相似度支持“權重”特性

• GQE 開始支持異步輸入輸出特性，並提供多卡支持。
  • 異步支持允許 FPGA 在部分輸入數據準備就緒時開始處理。
  • 多卡支持允許識別多個適合工作的 Alveo 卡。

• ZSTD 多核壓縮
  • 不僅創建了全新 ZSTD 多內核架構，而且還使用四核提供了超過 1GB/s 的吞吐量。
• ZSTD 減壓縮優化
  • ZSTD 解壓縮針對性能（提高了 20%）和資源（減少至不足 30%）進行了優化
• 針對 IBM 改進了 GZIP/ZLIB 數據流內核
  • 定製了靜態及動態壓縮流媒體 IP（4KB 和 8KB）
  • 增加了在 TUSER 端口提供壓縮量的功能
• 針對 IBM 改進了 GZIP/ZLIB 解壓縮
  • 優化了霍夫曼解碼器，可減少周期不足 1.5K 的時延
  • 將資源從超過 9K 銳減至 6.9K
  • 添加 ADLR32 校驗和功能
• GZIP 係統編譯器 PoC
  • 為 GZIP 壓縮解決方案創建了一個係統編譯器 PoC，並針對 OpenCL 主機進行了基準測試。

• 自 2021 年起，將在 Github 上提供 DSPLib
• 快速傅裏葉變換 (FFT/iFFT)
  • 點大小增加到 32k（取決於數據類型）
  • 支持數據流 API 和窗口 API。
  • 並行供電（0 — 4）
    • 不僅允許提高吞吐量，而且還可擴展所支持的點大小的範圍

• FIR 濾波器
  • 初始數據流支持單速率非對稱/對稱 FIR

• DDS/Mixer
  • 2021.2 提供全新庫單元

發布 KECCAK-256（散列函數）和 CRC32C（校驗和函數）

為調試硬件問題添加了兩個 Data-Mover 實現方案。

• 帶計數器的 LoadDdrToStream：用於通過 AXI 流把 PL 的 DDR 數據加載至 AI 引擎並記錄發送至 AI 引擎的數據數。
• 帶計數器的 StoreStreamToMaster：用於通過 AXI 流從 AI 引擎接收數據並將其保存至 PL 的 DDR，同時記錄發送至 DDR 的數據數。

AI 引擎 API

• 按 C++ 報頭專用文件庫實現，其所提供的類型和運算可轉換為有效的 AI 引擎內嵌原語。
• 提供的可參數化數據類型可實現泛型編程
• 以統一的方式為不同的數據類型實現最常見的運算
• 透明地將高級原語轉換為優化的 AI 引擎內嵌原語
• 提高 AI 引擎架構間的可移植性

AI 引擎 API 將是 AI 引擎內核編程的主要方法

高層次優化

AI 引擎編譯器優化選項

• --xlopt=0，沒有應用優化。
• --xlopt=1，自動計算堆量，從 LLVM IR 分析生成指導。
• --xlopt=2，自動內聯、為展開的環路剝離環路並進行編譯指示插入。

引入 --xlopt=2，以提高性能，默認情況下仍是 --xlopt=1

• 自動內聯
  • 如果可行，即使函數沒有聲明為 __inline 或內聯，也會自動內聯函數
• 自動編譯指示插入
• 自動將編譯指示插入到內核代碼中。 （查看下一張幻燈片，了解更多詳情）

語用推斷

必須優化內核

• 減輕用戶添加有效而正確的象棋編譯指示的責任

2021.2 中支持自動推斷五種編譯指示

• 對於性能：
  用於最內層環路的 Chess_prepare_for_pipelining，以及已知行程計數的外部環路
  • Chess_loop_range 用於已知行程計數的環路
  • chess_unroll_loop/chess_flatten_loop 用於已知行程計數的最內層環路
• 對於正確性：
  • 當行程計數不是展開因子的倍數時，Chess_unroll_loop_preamble

更新了圖形編程模型 PLIO 和 GMIO

模型變化包括：

• “simulation::platform”用法的變化
• 與圖中的 PLIO/GMIO 對象交互，位置可確定輸入輸出。
• 圖中全局 PLIO/GMIO 對象的變化。
• 圍繞圖形連接<>語句的變化。

ADF 圖中的 PLIO/GMIO

當前

• 在全局範圍內寫入 PLIO、GMIO、simulation::platform 和連接

GMIO gm0(“GMIO_In0”, 64, 1);

GMIO gm1(“GMIO_In1”, 64, 1);
…
GMIO gm7(“GMIO_In7”, 64, 1);


PLIO pl0(“PLIO_Out0”, plio_32_bits, “data/output0.txt”, 250.0);

PLIO pl1(“PLIO_Out1”, plio_32_bits, “data/output1.txt”, 250.0);
…
PLIO pl7(“PLIO_Out7”, plio_32_bits, “data/output7.txt”, 250.0);

simulation::platform<8,8> plat(&gm0, &gm1,…, &gm7, &pl0, &pl1,…, &pl7,);

subgraph g;

connect<> net0(plat.src[0], g.in[0]);

connect<> net1(plat.src[1], g.in[1]);
…

connect<> net7(plat.src[7], g.in[7]);

connect<> net8(g.out[0], plat.sink[0]);

connect<> net9(g.out[1], plat.sink[1]);

…

connect<> net15(g.out[7], plat.sink[7]);

其它方法

• 創建頂層圖形並在其中移動 PLIO、GMIO 和連接
• 允許針對環路內部管理連接

類型頂層圖

{

input_gmio gm[8];

output_plio pl[8];

subgraph sg;

topgraph()

{

for (i=0; i<8; i++)

{

gm[i] = input_gmio::create(“GMIO_In”+std::to_string(i), 64, 1);
pl[i] = output_plio::create(“PLIO_Out”+std::to_string(i), plio_32_bits, “data/output”+std::to_string(i)+”.txt”, 250.0);
connect<>(gm[i].out[0], sg.in[i]);
connect<>(sg.out[i], pl[i].in[0]);

}

}

};

topgraph g;

區域組約束改進

能夠在 ADF 圖或約束文件中使用標記，以控製映射器和路由器

• -contain_routing — 當指定的真實值可確保所有路由時，包括 nodeGroup 中包含的節點之間的網，都包含在區域組中。
• -exclusive_routing — 當指定的真實值可確保所有路由時，除了 nodeGroup 的節點之間的網，都可從區域組中排除。
• -exclusive_placement — 當指定的真實值可防止未包含在 nodeGroup 中的所有節點被布置在區域組邊界框中時。

快照

快照是包含與所有內核端口相關的注釋和數據的文本文件

• 數據流、軟件包數據流、級聯數據流
• windows, buffer
• RTP

還包括所有平台端口

• PLIO, GMIO, RTP

允許用戶在不使用調試器和不需要檢測內核代碼的情況下檢查內核端口上的數據流量

死鎖檢測

• 在 x86 仿真中檢測鎖死，無論這種情況是由輸入數據不足引起的，還是由於重新收斂路徑上的 FIFO 深度不平衡引起的，均是如此
• 在 x86 仿真過程中，必須通過指定鎖死停止選項來啟用鎖死停止特性
• 如果仿真因鎖死而停止，則錯誤消息將顯示：您應該使用 -trace --timeout 選項重新運行

內存訪問衝突檢查

與 Valgrind 集成，以便進行內存訪問衝突檢查

• 檢查
  • 禁止讀寫
  • 讀取未初始化的內存
• 編譯無需特定標記
• 仿真標記可以是兩者中的任何一個
  • --valgrind：仿真照常運行而 valgrind 則會顯示一個報告
  • --Valgrind-gdb：情況是一樣的，但同時要使用 gdb 調試

追蹤報告

鎖死情況會導致仿真輸出差，難以分析漏洞來源

X86 仿真跟蹤選項允許仿真器為各種時間戳信息提供日誌：

• 內核迭代的開始/結束
• 數據流停止的開始/結束
• 鎖定失速的開始/結束

x86 仿真和 AI 引擎仿真的時間戳不同

用戶控製的猝發推斷

• 對於 Vitis HLS 工具無法滿足自動猝發推斷的使用案例，用戶可以采用新引入的手動猝發優化功能
• 最新類別‘hls::burst_maxi’支持手動控製猝發行為。提供全新 HLS API，與新類別一起使用
• 在 HLS 設計中，用戶需要了解 AXI AMBA 協議和硬件事務處理層麵的建模

時序與 QoR 增強

• 為用戶輸入高層次吞吐量限製提供支持
• 提高了 HLS 時序估算精度。當 HLS 報告時序收斂時，Vivado 的 RTL 綜合也應該預期滿足時序要求

EoU 增強

在 C 語言綜合報告中添加接口適配器報告

• 用戶需要知道接口適配器對其設計的資源影響
• 接口適配器具有可影響設計 QoR 的可變屬性
• 其中一些屬性具有應該向用戶報告的相關用戶控件
• 提供 bind_op 和 bind_storage 報告的文字版本

在綜合報告中添加新章節，以顯示編譯指示列表和編譯指示警告

• 用戶可以輕鬆了解添加的哪些編譯指示有問題。

分析與報告增強

函數調用圖查看器有一些新特性

• 全新鼠標拖動式縮放功能
• 全新概覽特性，不僅可顯示全圖，而且用戶還可放大整體圖形的各部位
• 所有函數及環路都與它們的仿真數據一起顯示

現已在仿真後提供一個新的時間軸跟蹤查看器該查看器可顯示設計的運行時概況，並允許用戶保留在 Vitis HLS GUI 中。

鏈接摘要增強

• 為 AI 引擎、平台和計算單元提供時鍾頻率信息
• 在係統圖和平台圖中提供一個名為時鍾的新表

平台導出增強

• XSA 從 Vivado 導出，不需要原文件位於項目本地
• XSA 從 Vivado 導出，不會改變項目結構
• 對硬件平台項目中使用的 IP 進行打包，而不是對整個 IP 回購進行打包

AI 引擎應用仿真增強

• 為外部測試台集成 AI 仿真提供支持
• 為外部測試台集成 x86 仿真提供支持
• 通過 x86 仿真支持 GDB 調試
• 在 x86 仿真圖中為內核間的數據提供快照支持
• 為 x86sim 的訪問違規檢查提供支持
• 為 x86sim 的鎖死停止提供支持

支持 AI 引擎跟蹤

為 AI 引擎應用提供軟件仿真支持

采用 Verilog / System Verilog 支持外部流量生成器

擴展剖析監控器插入，以監控內存

• 目前，剖析監控器邏輯可以在內核/CU 端口基礎上插入。該特性為用戶提供了直接在內存接口上插入監控器邏輯的選項
• 在內存接口上直接實現的內存帶寬可視化，可以在配置文件報告中反映出來
• 支持 DDR 內存和 PLRAM
• 支持硬件流程
• 要啟用該特性，需要將鏈接項和 xrt 設置為
  • memory=all
  • data_transfer_trace= coarse|fine or
  • opencl_device_counter=true

擴展剖析監控器插入，以監控內存

• 可實現內存接口監控的 vadd 示例
  • 包括‘內存 Bank 數據轉移’新表

Vitis Analyzer 增強功能

為非 OpenCL 應用生成的通用配置文件摘要報告

• 為 XRT API 和 HAL API 應用提供相同級別的支持。
• 用戶選擇他們想要創建的報告類型，工具會自動在 Vitis Analyzer 中生成並顯示

將 OpenCL 命令添加到 PL 事件時間軸

• 剖析將增加開銷，XRT 提供在不增加開銷的情況下，在時間軸跟蹤中轉儲 OpenCL 事件的功能。
• Vitis Analyzer 可以處理 XRT 輸出並在時間軸跟蹤視圖中顯示。
• Xocl_debug =true 需要在 xrt.ini 中設置。

在時間軸跟蹤報告中扁平化信號層級

• 在默認情況下，時間軸跟蹤報告以層級方式顯示信號跟蹤
• Vitis Analyzer 提供通過切換“Flatten Signal”符號來扁平化層級的功能
• 為平坦的時間軸跟蹤提供比較波形的支持

Vitis Analyzer — 數據可視化

• 在 AI 引擎設計中顯示 AI 引擎內核的輸入輸出數據
  • 幫助調試 AI 引擎設計，顯示輸入輸出數據和時間軸
• 與 AI 仿真器聯合使用
• 支持
  • 窗口/數據流/級聯數據類型
  • 分組數據流
  • 模板化內核
  • 數據轉儲實用程序

Vitis Analyzer — AI 引擎失速分析

• Vitis Analyzer 提供可視化功能，幫助用戶識別失速的根源
• 支持
  • 性能指標
  • 鎖定失速分析
  • 數據停止分析
  • 級聯失速分析
  • 內存失速分析
• 支持流程
  • AI 仿真器
  • 硬件仿真

• AIE DSP
  • DSPLib 作為 Vitis 加速庫的一部分發布在 Github 上
  • DSPLib 包含在許多高級信號處理應用中使用的通用可參數化 DSP 功能。所有功能目前都支持具有流接口支持的窗口接口。

    • FIR 濾波器

      功能	命名空間
      單速率、非對稱	FIR 濾波器
      單速率、對稱	dsplib::fir::sr_sym::fir_sr_sym_graph
      插值不對稱	dsplib::fir::interpolate_asym::fir_interpolate_asym_graph
      抽取、半帶	dsplib::fir::decimate_hb::fir_decimate_hb_graph
      插值、半帶	dsplib::fir::interpolate_hb::fir_interpolate_hb_graph
      抽取、不對稱	dsplib::fir::decimate_asym::fir_decimate_asym_graph
      插值、分數、不對稱	dsplib::fir::interpolate_fract_asym:: fir_interpolate_fract_asym_graph
      抽取、對稱	dsplib::fir::decimate_sym::fir_decimate_sym_graph

    • FFT/iFFT -DSPLib 包含一種 FFT/iFFT 解決方案。這是一個單通道、單核時間抽取 (DIT)，具有可配置點大小、複雜數據類型、級聯長度和 FFT/iFFT 功能的實現。

      功能	命名空間
      單通道 FFT/iFFT	dsplib::fft::fft_ifft_dit_1ch_graph

    • 矩陣乘法 (GeMM)- DSPLib 包含一個矩陣乘法/GEMM（通用矩陣乘法）解決方案。這支持 2 個矩陣 A 和 B 的矩陣乘法，可配置的輸入數據類型可派生出輸出數據類型。

      功能	命名空間
      Matrix Mult / GeMM	dsplib::blas::matrix_mult::matrix_mult_graph

    • 小部件實用程序 —這些小部件不僅支持窗口與數據流之間的轉換（在 DSPLib 函數輸入端）和需要時數據流與窗口之間的轉換（在 DSPLib 函數的輸出端），而且還支持用於在真實數據類型和複雜數據類型之間進行轉換的其它小部件。

      功能	命名空間
      數據流至窗口/窗口至數據流	dsplib::widget::api_cast::widget_api_cast_graph
      真實至複雜/複雜至真實	dsplib:widget::real2complex::widget_real2complex_graph

    • Vitis Model Composer 支持 DSP 庫功能，可幫助用戶輕鬆將這些功能插入 Matlab/Simulink 環境，以方便執行 AI 引擎 DSP 庫評估和整體 AI 引擎 ADF 圖形開發。

• Vitis HPC 庫版本引入了 HLS 原語、預構建內核以及用於 FPGA 上 HPC 應用的軟件 API。這些應用包括：

  • 2D 聲學逆時偏移 (RTM) 時域有限差分 (FDTD) 算法，包括前向內核和後向內核

  • 3D 聲學逆時偏移 (RTM) 時域有限差分 (FDTD) 算法，包括前向內核

  • 多層感知器 (MLP) 組件：激活函數和完全連接的網絡內核

  • 稠密矩陣和稀疏矩陣的預條件共軛梯度 (PCG) 求解器

• Versal AI 引擎首選視覺功能的首次發布：

• 提供的功能

  • Filter2D

  • absdiff

  • accumulate

  • accumulate_weighted

  • addweighted

  • blobFromImage

  • colorconversion

  • convertscaleabs

  • erode

  • gaincontrol

  • gaussian

  • gaussian

  • pixelwise_mul

  • threshold

  • zero

• xfcvDataMovers：實用程序數據轉移，以便輕鬆平鋪高分辨率圖像並將其傳輸至 AI 引擎內核的本地內存。兩種版本

  • 使用 PL 內核：以更多 PL 資源為代價，提高吞吐量。
  • 使用 GMIO：吞吐量低於 PL 內核版本，但使用 Versal 片上網絡 (NOC)，不耗 PL 資源。
• 全新可編程邏輯 (PL) 功能和特性
• ISP 流水線與功能：
  • 更新了 2020.2 非 HDR 流水線
    • 可改變少數運行時 ISP 參數：紅藍通道的增益參數、AWB 啟用/禁用選項、R、G、B 的伽馬表，以及用於計算最小值和最大值以實現 awb 標準化的 % 像素。
    • 伽馬校正和色彩空間轉換 (RGB2YUYV) 是流水線的一部分。
  • 最新 2021.1 HDR 流水線：支持 2020.2 流水線 + HDR
    • 2 個曝光的 HDR 融合，可使用短曝光幀和長曝光幀之間的數字重疊為傳感器提供支持。
      • 支持 4 種拜耳模式：RGGB、BGGR、GRBG 和 GBRB
    • HDR 融合 + isp 流水線支持運行時配置，其可返回 RGB 輸出。
    • 提取功能：HDR 提取功能是預處理功能，其可將單個數字重疊流作為輸入，返回 2 個輸出曝光幀（SEF、LEF）。
  • 3DLUT：提供輸入輸出映射來控製複雜的顏色運算符，如色相、飽和度和亮度。
  • CLAHE：對比度限製自適應直方圖均衡是一種在執行自適應直方圖均衡時限製對比度的方法，不會過度放大近恒定區的對比度。減少了噪聲放大的問題。
• 翻轉：沿水平線和垂直線翻轉圖像。
• 自定義 CCA：自定義版本的連接組件分析算法，用於檢測水果缺陷。 除了計算水果的缺陷部分外，還可計算水果的缺陷像素和水果的總像素
• Canny 更新：Canny 功能現在支持所有圖像的分辨率。

與庫有關的變化

• 所有測試都從使用 OpenCV 3.4.2 升級到 OpenCV 4.4
• 增加了對 Versal Edge 係列 (VCK190) 的支持
• 全新基準測試部分，可為發布的選定流水線/功能提供基準測試輔助組件。

• 2021.1 版提供了二元語法文本分析：

  • 兩克謂詞 (TGP) 是搜索具有兩個字符的反索引。對於建立了反向索引的數據集，它可以在反向索引的每條記錄中找到匹配的 id。

• 社區檢測：Louvain 模塊化
• 2-Hop 搜索

• 用 L2 內核增加了雙精度稀疏矩陣密集向量乘法 (SpMV) 實現

• 在 2021.1 版中，GQE 獲得了以下特性搶先體驗支持

  • 64 位連接支持：現在 gqeJoin 內核及其配套 gqePart 內核已擴展至 64 位密鑰及有效負載，可支持更大規模的數據。

  • 支持最初的布隆過濾器：gqeJoin 內核現在提供一種執行布隆過濾器探測的模式。 這可提高某些多節點流程的效率，在這些流程中，一定要在早期階段最大限度減少數據量，這一點非常重要。

  • 這兩個特性現在均可作為 L3 純軟件 API 提供，請查看相應的 L3 測試案例。

• GZIP 多核壓縮：
  • 全新 GZIP 多核壓縮流媒體加速器，這是純數據流專用解決方案（自由運行內核），支持 4KB、8KB、16KB 和 32KB 的大量不同模塊大小。
• Facebook ZSTD 壓縮內核：
  • 全新 Facebook ZSTD 單核壓縮加速器，模塊大小為 32KB。 多核 ZSTD 壓縮正在進行中（以提高吞吐量）。
• GZIP 低時延解壓縮：
  • 新版的 GZIP 解壓，降低了每個模塊的時延，降低了資源（LUT 降低 35%、BRAM 降低 83%）並提高了 FMax。
• 使用 U50 對 ZLIB 整個應用進行加速：
  • U50 平台的 L3 GZIP 解決方案，包含 6 個壓縮內核，可滲透整個 PCIe 帶寬。 為它提供高效 GZIP 軟件解決方案，以便為 CPUlibz.so庫加速，其可針對最終客戶軟件提供無縫收放 API 級集成，無需重新編譯。
• Versal 平台支持

• 添加 AIE 支持 - 如上

• 2021.1 版本提供的支持：為 BLS 提供的 * RIPEMD160 * 最初支持（不完整）

• 在 2021.1 版本中，將數據轉移器添加至該庫。與基於 C++ 的 API 不同，這一新增組件主要針對那些在基於 HLS 的內核設計方麵缺乏經驗、隻想測試其基於流媒體的設計的設計人員。 數據移動器實際上是一個內核源代碼生成器，可創建一係列通用助手內核來驅動或驗證設計，跟 AIE 器件上的一樣。

• 生產 QoR 指標（Vitis QoR 生成 API）
  • 應用內核占用的周期
  • 失速周期（從 VCD 文件計算)
  • 測量封裝程序中的開銷周期（花在內核之外其它函數上的時間）
  • 吞吐量
• 3 個層次的優化 XLOPT=0、1（默認）、2
• xlopt=2 的新功能：
  • 環路融合、簡化單個迭代外環路、增強環路剝離啟發式
• 分析 “__restrict” 用法並提供指南
• 增量重新編譯：圖形沒有改變時，隻重新編譯已經修改過的內核
• 分組交換數據 → 多達 32 個分組（限 4 個）
• 全新 DMA FIFO 位置約束（映射器/路由器在不同版本之間的改變不會影響性能）
• 在新的編譯中將映射解決方案用作約束：防止將來的映射變化，其可影響性能
• 將 x86sim 功能支持提升到 aiesim 級別
• 開始在 ADF 圖中淘汰 PL 內核（2021.2 中已完全淘汰）

• GUI 中的全新“流程導航器”有助於快速訪問流程階段和報告。環境“綜合、分析、調試”視窗合並到一個默認的通用環境中
• BIND_OP 和 BIND_STORAGE 指令的的全新綜合報告部分
• 全新的綜合後文本報告將反映 GUI 綜合報告中提供的信息
• IP 導出和 Vivado 實現運行小部件使用各種選項進行重新設計，可將設置和約束文件傳遞給 Vivado
• 全新函數調用圖查看器可查看函數和環路，其可使用可選熱圖高亮顯示，以檢查 II、時延或 DSP/BRAM 利用熱點
• Versal 時序校準以及 DSP 模塊本地浮點運算的全新控製（config_op 的 -precision 選項）
• Vitis HLS 升級指南（之前的 UG1391）現在是 UG1399 的一個章節
• 用戶指南中新增方法部分（UG1399 和網絡）
• 可替代的可刷新流水線選項已得到改進（自由運行流水線又稱“frp”）
• 在 Vitis 中，頂層端口指針現在可以隻映射至 axis -lite 適配器，而不是全局內存
• aggregate 指令現在提供一個“-compact bit”選項，支持最大封包
• 在支持可選調查的幫助菜單中添加了一個“留下反饋意見”條目
• 修複了“幫助頁”選項卡在某些 Linux 係統上不顯示信息的漏洞
• 在 Vitis 中，重塑 m_ax 接口應該通過 hls::vector 類型完成
• s_axilite 和 m_axi 數據存儲的全新自定義選項可以是“auto”、“uram”、“bram”或“lutram”，您可以在設計中調整 RAM 利用率
• 在 Vitis 中，為內核引入了一種全新連續（又稱“永不停止”）運行模式
• 已重新設置 axi_lite 輔助時鍾選項

• 在 Vivado IP 封裝器
  中增強了對 RTL 內核封裝的支持
  • 支持適當方法和文檔的公開现金网博e百 化特性。

  • RT 管理內核是默認流程。

• 支持加密的 AIE 源文件作為輸入

  • AIE 編譯器可以接受加密的 AIE 源文件，v++ 支持其餘流程。

• 為 Versal 器件添加創建啟動映像向導支持
• 對 AI 引擎編程和調試進行了多項改進
  • 能夠開關微型代碼標簽
  • 源代碼和微代碼之間的靜態交叉探測
  • 微碼全視圖
  • 當流水線視窗更新數據時，將最後一台 PC 帶入能夠看見的區域
  • 在流水線視圖中調整指令數據
  • 在反彙編視圖中添加“單指令模式”操作。
• 能夠為平台項目生成默認的 BIF 文件
• SD 和 eMMC 的程序閃存增加了原始模式支持
• 環境中的幫助消息添加到 AI 引擎開發流程中
• 將 GCC 工具鏈版本升級至 10.2

• 用戶可通過外部進程（如 Python / C++）來仿真 AXI-MM 的主/從設備。這可幫助用戶使用 AXI 主/從設備的快速設計時間來仿真設計，無需在開發 AXI 主控器或 VIP 的過程中投入資源。此外，AXI-MM 進程之間的通信還可幫助仿真兩個 FPGA 之間的芯片對芯片連接。
• 為 VCS 啟用 Versal 模型的編譯。
• 平台開發人員可使用獨立應用在平台上運行硬件仿真，以便在早期階段對平台進行測試。

• 用戶覆蓋範圍分析信息和用戶事件信息聚合在配置文件摘要報告中

• Vitis Analyzer 顯示了一個關鍵的時序路徑。

  • Vitis 分析器將顯示簡化版 Vivado GUI 時序報告，無需打開 Vivado 項目或網表。這允許用戶快速導航至失敗的時序路徑。

• Vitis Analyzer 多種策略支持

  • 多種策略運行的結果可以在 Vitis 分析器中查看。

• 最新 xrt.ini 開關用於分析與調試

• 減少大型應用的內存和加載時間

  • 全新配置文件工具使用更少的資源來處理大型 csv 文件，這可減少加載時間以及崩潰問題的發生。

• PL 連續跟蹤卸載改進

  • 使用 DDR 或 HBM 作為內存資源來存儲跟蹤數據

  • 循環緩衝區支持大型數據卸載

  • 跟蹤緩衝區大小和卸載間隔可以在 xrt.ini 中設置

• 提高了 AIE 設計跟蹤報告的可視化

  • 將顯示所有 AIE 輸入（窗口、數據流和級聯數據流等）

  • 支持所有 IO 數據類型

在www.rushcopely.com/alveo上訪問 Alveo 加速卡的最新 Vitis 目標平台。 請參考加速器卡（您希望在該卡上部署應用）的入門部分。

請查看 {UG1120- Alveo 數據中心加速卡平台用戶指南，了解更多詳情，並隨時了解最新 Vitis 目標平台發布的最新信息。

全新平台

• Alveo U200 Gen3x16 XDMA 1RP
  • 名稱：xilinx_u200_gen3x16_xdma_1_202110_1
  • 特性：從橋接器、P2P、GT 內核、DDR 自動刷新
• Alveo U50 Gen3x16 noDMA 1RP
  • 名稱：xilinx_u50_gen3x16_nodma_1_202110_1
  • 特性：從橋接器、P2P、GT 內核、時鍾節流

• VCK190 基礎平台支持 DDR 和 LPDDR 上的 ECC；約束變得很簡潔。
• MPSoC 基礎平台將 CMA 量增加到了 1536M。所有 Vitis-AI 模型都可按這個 CMA 量運行。
• 簡化了嵌入式平台創建流程：設備樹生成器可自動生成 ZOCL 節點；XSCT 可生成 BIF 文件。減少了基礎平台源文件。

• 全麵的約束編輯器可幫助用戶在 Vitis Model Composer 中為 AI 引擎內核指定任何約束。 生成的 ADF 圖將包含這些約束。
• 將 AI 引擎的 FFT 和 IFFT 模塊添加至庫瀏覽器。
• 用戶現在可以使用庫瀏覽器訪問大量 AI 引擎 FIR 模塊變體。
• 能夠使用 FIR 濾波器的輸入端口指定濾波器係數。
• 新增兩個全新的實用程序模塊：“RTP 源”和“可變大小”。
• 增強的 AIE 內核導入塊現在也支持導入模板化的 AI 引擎功能。
• 能夠在 Hub 模塊中為 AI 引擎設計指定 Xilinx 平台。
• 用戶可通過 Hub 模塊，在運行 AIE 仿真後隨時重啟 Vitis 分析器。
• 用戶現在可以使用 Simulink 數據檢查器繪製周期近似輸出，並查看每個輸出的估計吞吐量。
• 增強了僅使用圖形報頭文件將圖形作為模塊導入的可用性。
• 使用取消按鈕修改進度條
• 當 MATLAB 工作目錄和模型目錄不同時，改進了導入 AI 引擎內核或仿真設計時的可用性。
• 全新 TX Chain 200MHz 示例。
• 全新 2d FFT 示例展示了帶有 HLS、HDL 和 AI 引擎模塊的設計。

• 針對 SSR FIR（改進超過 10 倍）和 SSR FFT 提高了仿真速度。
• 針對 RAM 等內存模塊和 FIFO 提高了仿真速度
• 在黑盒導入流程中使用 VHDL 2008 更新了 Questa 仿真器

• Vitis Model Composer 現在為 DSP 提供 Xilinx 係統生成器的功能性。一直使用 Xilinx 係統生成器滿足 DSP 需求的用戶可以繼續使用 Vitis Model Composer 進行開發。
• MATLAB 支持 - R2020a、R2020b & R2021a

• 麵向 HPC 工作負載的 FPGA 加速庫。最初版本側重於地震成像和地球物理仿真使用案例
  • 逆時偏移 (RTM) 是一種重要的地震成像技術，可精確表征地下情況。
  • 高精度多層感知器 (MLP) — 利用地震反映數據重建地下特性（地震反演）
• 針對單精度浮點數據類型 (FP32) 進行優化，該數據類型是高性能計算應用的重要需求
• 該庫的第一個版本提供：
  • L1 模板原語、L1 MLP 激活功能（包括 Sigmoid、Relu 和 Prelu）
  • L2 2D RTM 前向內核、2D RTM 後向內核和 3D RTM 前向內核
  • L3 支持鏡頭平行的 2D RTM API

全新功能與特性

• 2020.2 ISP 流水線示例設計支持的像素深度達 16 位
• 局部色調映射
• 自動曝光調整
• 量化與混色
• Color Correction Matrix
• 黑度校正
• 鏡頭陰影校正
• 強力特征匹配
• 模式濾波器
• blobFromImage
• 拉普拉斯檢測算子
• 距離轉換

庫基礎架構與其它增強功能

• 所有庫函數都支持 Alveo U50 平台
• 為邊緣和數據中心平台提供的 GUI 支持
• 顏色轉換：支持 RGBX 或第四通道支持
• 數據轉換器中的行步支持
• 刪除 xf_axi_sdata.hpp 文件。Axiconverter 函數現在使用 HLS ap_axi_sdata.h 文件代替。

在全新 Xilinx 應用商店中推出隨時可用於評估的應用

使用 Vitis 視覺庫開發的 FPGA 加速應用現已在全新的Xilinx 應用商店中推出，作為容器，可用於在 Nimbix 雲端或本地的 Alveo 加速卡上輕鬆評估和部署

• 使用 Vitis AI 庫中的 ML 推斷引擎和 Vitis 視覺預處理功能進行圖像分類
• 圖像傳感器處理 (ISP) 管道
• Stereo Block Matching

• 文本處理 API。包括兩個主要的 API — 正則表達式匹配和地理 IP 查找。前一個 API 可用於從非結構化數據（如日誌）中提取內容，而後者則通常用於處理 Web 日誌，以通過 IP 地址標注地理信息。該庫提供了一個演示工具，其可將 Apache HTTP 服務器的日誌批量轉換為 JSON 文件。
• 用於內存數據提取的 DataFrame API：DataFrame 廣泛用於數據分析領域的內存數據提取，DataFrame 讀寫 API 應該能夠幫助數據分析內核開發人員更輕鬆地使用 Apache Arrow DataFrame 存儲臨時數據或與開源軟件互動。
• 結構樹的整體方法。可擴展隨機森林，以包括回歸。增加了基於助推方法的梯度助推結構樹，支持分類與回歸。也包含對分類與回歸的 XGBoost 的支持，可利用損失函數的二階導數和正則化。

• 單源最短路徑 API(singleSourceShortestPath)：2020.2 版現在不僅支持 Alveo U50 平台，而且還可為最短路徑信息提供一個新的輸出‘pred32’。
• 頁麵排名 API：2020.2 版現在支持 Alveo U50 平台，包括兩個名為“pageRankTop”的 API — 一個用於利用單個內存通道，而另一個則用於利用多存儲內存。
• 相似度 API：3 個全新的 API 覆蓋不同的應用：‘denseSimilarityKernel’針對密集圖應用，‘sparseSimilarityKernel’針對稀疏圖應用，而‘generalSimilarityKernel’則針對兩種支持單核的應用。
• 以下 API 現在支持 Alveo U50 平台：
  • 寬度優先搜索 bfs API (bfs)
  • 程度計算 API (calcuDegree)
  • 互聯組件 API (connectedComponents)
  • 將格式從 CSC 轉換至 CSR API (convertCsrCsc)
  • 標簽傳播 API (labelPropagation)
  • 高可靠互聯組件 API (stronglyConnectedComponents)
  • 三角形計數 API (triangleCount)

• 最新 L2 GEMM 內核
• 對於 FP32 數據類型，L3 GEMM 性能從 280 GFLOPS 提高到 340 GFLOPS

• 引入了在 Alveo U280 加速卡上利用 16 個 HBM 通道支持的 FP32 L2 CSCMV 內核（用於 CSC 壓縮稀疏列格式矩陣的稀疏矩陣向量乘法）。

• 2020.2 版不僅可為通用查詢引擎 (GQE) 內核設計帶來非常重要的增強功能與更新，而且還可為 JOIN 和 GROUP-BY AGGREGATE 帶來全新的 3 級 API。
  • 作為輸入緩衝區的列：GQE 內核將每個列作為輸入緩衝區，簡化了主機代碼的數據準備。此外，與大量連續內存分配相比，在主機端分配多個緩衝區將減少內存不足的問題，特別是在服務器負載沉重的情況下。
  • 用於生成配置位的命令類：L2 層現在提供生成 GQE 內核配置位的命令類。開發人員不再需要深入位圖表來了解在 GQE 流水線中啟用或禁用某個功能時應該切換的位。因此，主機代碼可能會更持久、更不容易出錯。
  • 最新 3 級 API：為 JOIN 和 GROUP-BY AGGREGATE 構建最新實驗性 L3 API，以增加 GQE 能夠處理的問題。它們可以基於散列將各種表分解為多個部分，並以良好調度的方式多次調用 GQE 內核。執行策略與執行是分開的，因此數據庫專家可以根據表格統計數據微調執行，不會幹擾 OpenCL 執行部分。

• 使用 Alveo U50 加速 LIBZ 庫
  • 無縫加速libz標準 API：deflate、compress2和uncompress
  • 隨時可用的 libz.so 庫，可加速所有主機代碼，無需任何代碼修改
  • xzlib獨立可執行文件適用於gzip/zlib壓縮和解壓縮
• ZSTD 解壓縮：提供最新實現的 FacebookZSTD算法
• Snappy 雙核心內核：最新實現的穀歌 Snappy 雙核心內核解壓縮算法可為單個文件解壓縮實現吞吐量的 2 倍提升。
• GZIP 壓縮內核：提供全新 GZIP 四核壓縮內核（內建、LZ77、TreeGen、Huffman 編碼器）實現方案。整體資源減少 20% 以上，DDR 帶寬需求減少 50%。
• GZIP 壓縮流媒體內核：提供完全符合標準的GZIP（包括頁眉和頁腳）實現方案，流媒體免費運行內核。
• Alveo U50 上的 GZIP/ZLIB L3 應用：作為 L3 API 提供的 GZIP/ZLIB 應用，針對 Alveo U50 (HBM) 和 Alveo U250 卡進行了優化。一個 FPGA 二進製文件 (xclbin) 支持zlib和gzip壓縮及解壓縮格式
• 支持 Alveo U50：所移植的庫函數（LZ4、Snappy、GZIP、ZLIB）支持 Alveo U50 平台。
• 低時延 GZIP/ZLIB 解壓縮：對於 4KB/8KB/16KB 模塊大小而言，初始解壓縮時延從 5K 減少到 2.5K

• API 被修改為完全支持 Vitis HLS 編譯器

• 新簽名生成與驗證算法：DSA、ECC、ECDSA (secp256k1) 和 EdDSA (ed25519)
• 最新校驗與算法：Adler32 和 CRC32。
• 可驗證延遲函數 (VDF) 的評估與驗證：Pietrzak 的 VDF 和 Wesolowski 的 VDF。
• 由 CAS 組成的商業密碼：SM2、SM3 和 SM4。
• 流媒體密碼：XChacha20。
• 對 RSA、GMAC、AES-GCM 和 SHA3 進行優化，以提高其性能和資源利用率。

• 參數解析器（測試版）：解析從命令行傳遞的選項與標誌，並提供自動幫助信息生成，使開發人員能夠創建測試案例與用戶應用的統一體驗。
• FIFO 多路複用器：該模塊封裝了一個 FIFO（通過內核代碼中的hls::stream實現），以便能夠通過相同的硬件資源傳遞不同類型的數據。數據過寬時，它將自動使用多個周期進行傳輸。該模塊有望使數據流代碼更加緊湊、可讀。

ADF：自適應數據流程

• 編譯器：
  • PLIO 或 GMIO 上的事件跟蹤
  • 硬件上也支持事件跟蹤
  • 熱圖生成：所有 AI 引擎的使用率 %
  • 支持 PL 內核和 PLIO 的不同 PL 頻率
• 用於 AI 引擎的 Vitis IDE
  • 管道視圖
  • 向量寄存器視圖
  • 內存視圖東、西北、南
  • 外部存儲器

• Vitis HLS 在 Vivado 中可取代 Vivado HLS（在 v2020.1 中，它已經是 Vitis 和 C 語言內核編譯的默認設置）
  • 為高級功能端口新增陣列重塑和分區編譯指示
• 該工具現在與 Vitis 和 Vivado 一起安裝在其自己的目錄 ./Vitis_HLS/2020.2 下
• HLS 設計偏移信息已經在 UG1391 中更新
• Vitis HLS 用戶指南是 UG1399，所有內容也在 HTML 中提供
• 在 GitHub 上更新了設計示例，它們也可以從 Vitis HLS GUI（從“Git 資源庫”子窗口）自動加載，以便能夠直接訪問
• 支持 SIMD 編程
• 通過 bind_storage pragma（僅限 Vivado 流程）支持片上模塊 RAM ECC 標誌，以便監控 RAM 模塊生成的錯誤糾正邏輯
• GUI 簡化了工具欄圖標布局，為界麵和 AXI4 （包括猝發）新增了報告部分
• 非默認選項可以在“解決方案設置”→“一般”→“隻顯示非默認值”間續標記中進行篩選，以便快速查看
• 用戶可以使用 -p 選項在直接從 Tcl 開始的 GUI 中創建並打開一個項目，並將 Tcl 文件按照參數形式傳遞：vitis_hls -p .tcl
• 通過 GUI 對 FIFO 的量進行交互式深度調整
• 現在在 GUI 中可以看到對 AXI 接口的約束性隨機測試

Versal 的專有特性

• Vitis HLS 現在可為 DSP58 模塊的浮點（加法器或乘法器）推斷專用單時鍾周期積累，實現高效的高吞吐量積累
• 針對 Versal 生產目標器件更新的時序庫

• 改進的 RTL 內核整合：增強了在 Vitis 應用中按照內核形式封裝整合 RTL IP 的功能，包括對用戶管理的 RTL 內核的支持（不受 XRT API 控製）以及對 Vivado 中的 IP 打包器的改進，從而支持該流程。
• 時序收斂的多個實現策略：Vitis 編譯器和鏈接器 (v++) 現在支持在硬件構建過程中同時啟動和運行多個 Vivado 實現策略。這不僅可幫助用戶探索和評估所有結果，而且還可幫助他們為最終 FPGA 二進製文件 (xclbin) 的創建選擇最佳策略。

Versal 的專有特性

• 在 2020.2 中，隻要硬件設計不變，aiecompiler 隻有在 AIE 程序修改後才會重新編譯軟件並對其進行更新。v++ 鏈接階段不會重新運行，而是直接轉到封包步驟。這允許用戶在硬件修複後輕鬆快速地針對 AIE 程序進行迭代。
• 提供係統級模板，包括 AIE、PL 和 PS 設計文件。
• AIE 工具特性整合在 Vitis IDE 中，如顯示流水線信息、存儲視圖以及並行編譯等。

• Vitis 項目的版本控製：針對 Vitis 項目與 Git 版本控製整合，可實現在多個開發人員和團隊間協作。
• 對項目層級的改進：加速內核和主機應用現在是頂級係統項目下的獨立項目，有助於用戶對主機應用和硬件內核進行分開編譯。
• 對板級支持包 (BSP) 構建時間的改進：對於具有獨立域的平台項目，板級支持包 (BSP) 驅動程序可進行並行編譯，從而可縮短應用的構建時間。
• 主機應用調試的易用性：處理係統寄存器現在可以作為一個文件，從 Vitis GUI 導出，用於調試。
• 配置文件係統項目：頂級係統項目現在可通過 Vitis GUI 為 Vitis 應用加速流程提供針對指定配置文件特性的更多控製。

• 改進了針對使用硬件仿真創建平台的支持：除了將方框圖作為頂層之外，硬件仿真模式現在還支持平台中的 RTL 來源，其可作為頂層模塊或在沒有封裝的情況，作為方框圖中的參考 RTL。您可以像在 Vivado 中那樣添加 RTL 測試平台。它可為部署之前的驗證設計提供更高的靈活性。
• 在仿真過程中保存信號，以供調試：仿真時將信號保存到 Xilinx 仿真器 (XSIM) 波形文件中。運行硬件仿真時，用戶可將-wcfg-file-path傳遞給launch_hw_emu.sh。
• 仿真支持從橋接特性（Alveo 平台）：請參閱 Alveo 平台文檔，了解有關從橋接特性的更多詳情。
• 用於仿真 AXI Stream IO 的 Python/C++ API：在仿真 AXI Stream 內核時，使用簡單的 Python 或 C++ API 通過平台上的 IO 端口提供模擬數據流，使您能夠在設計周期的早些時候仿真和調試支持編程流量模式的完整係統
• 為 U250 Alveo 平台提供 Questa 仿真器支持：除了 Xilinx 仿真器 (XSIM) 外，Vitis 中針對 U250 Alveo 平台的硬件仿真現在還支持 Questa。安裝通過 V++ 配置文件或 Vitis IDE 完成。
• HLS 內核死鎖檢測：使用 v++ config param=compiler.deadlockDetection=true 編譯 HLS 內核，可以在硬件仿真期間檢測到 HLS 內核中的死鎖或活鎖代碼。

Versal 的專有特性

• 第三方仿真器支持（Questa、Xcelium、VCS）：除了 Xilinx 仿真器 (XSIM) 之外，Vitis 中針對 Versal 嵌入式平台的硬件仿真現在也支持 Linux 上的第三方仿真器，如 Questa 和 Xcelium 等。早期訪問階段支持 VCS。安裝通過 V++ 配置文件或 Vitis IDE 完成。

• Vitis AI Profiler 數據整合：對於使用深度學習處理單元 (DPU) 執行 AI 推斷的應用而言，您可以在 Vitis 分析器中訪問 Vitis AI Profiler 信息，包括 DPU 吞吐量、DDR 讀寫速率以及時間軸跟蹤信息，以便評估端到端應用加速。
• 查看軟件包總結報告：在 Vitis 分析器中查看軟件包總結報告，從性能和優化的角度全麵了解應用狀態。軟件包總結由 v++ 命令在鏈接構建一個軟件包之後創建，所構建的軟件包可以用於軟件或硬件仿真，也可以引導並在硬件設備上運行。
• 整合的主機和內核配置：Vitis 2020.2 增加了為用戶事件提供 API 配置的功能。除了可用於加速內核的固有配置功能之外，您還可以在主機代碼中調用 Xilinx 運行時庫 (XRT) API 來分析設計的任意部分，並針對總體應用性能優化做出決策。
• 其它增強功能：可在 Vitis 分析器內訪問所有報告間的全局搜索，可靈活地保存/恢複自定義用戶查看性能報告的布局，直觀的指導信息分組可在一個地方查看相關信息，對利用率報告的改進，有助於查看每個超級邏輯區域 (SLR) 上的統計信息，以實現更深入的洞察。

Versal 的專有特性

• 配置文件總結報告將有特定的 AIE 設計條目。更多的 AIE 相關數據將在編譯/運行總結報告中顯示，如 AIE 熱圖，它主要顯示運行在硬件上的內核工作/暫停周期。

• 增強了調試可見性：在 Xilinx 仿真器 (XSIM) 事務處理查看器中提供的 AXI-S 事務處理層麵視圖主要用於硬件仿真設計的 System-C 部分，可在事務處理層麵更好的了解設計，充分滿足調試需求。
• 在實時波形查看器中查看 FIFO 狀態：在硬件仿真期間，可在實時波形查看器中查看用戶級 FIFO 的狀態（在內核代碼中表示為hls:streams)，從而可查看靜態 FIFO 深度、FIFO 元素和 FIFO 的使用，以確定加速內核的性能瓶頸

Versal 的專有特性

• 事件跟蹤增強：Vitis 2020.2 在 AIE 事件跟蹤特性上有一些增強功能，例如支持通過 XRT 實現的卸載、支持多個跟蹤流流程的增強功能以及監控 PL/AIE 邊界的功能（即使圖中定義了 PL 內核）等。同時，PL/PS/AIE 事件跟蹤被合並到一個通用時間軸中，可更好地監控整個設計。

從Alveo 軟件包下載選項卡訪問 Alveo 加速卡的最新 Vitis 目標平台

請查看UG1120— Alveo 數據中心加速卡平台用戶指南，了解更多詳情，並隨時了解最新 Vitis 目標平台版本的最新動態，因為其即將發布

U200/U250 XDMA 平台

• Alveo 平台 U200 XDMA 2RP — 生產
  • 特性：ERT、CMC、PLRAM、DRM 功能的平麵布局圖、XDMA、2RP、P2P、M2M、GT 內核、PCIe 從橋接器和 DDR 自刷新
• Alveo 平台 U250 XDMA 2RP - 量產
  • 特性：ERT、CMC、PLRAM、DRM 功能的平麵布局圖、XDMA、2RP、P2P、M2M、GT 內核、PCIe 從橋接器和 DDR 自刷新

Shell 升級 DFX — 2RP（2 個重新配置分區）

• 小型靜態區域：基本
  • PCIe 功能性
  • 帶內 FPGA 部分重配置
• 全新可重配置分區：Shell
  • 更新 DMA 和實用程序功能
  • 在不重啟服務器的情況下，在平台之間進行動態倒換
• 第二個可重配置分區：用戶邏輯
  • 加速器內核功能

AXI Slave Bridge

• 由內核直接訪問主機內存
• DMA 旁路功能，提供 AXI-Slave 512 位接口，用戶可以提供其自己的數據移動設備

數據保留 — DDR4 自刷新

• 在重新配置過程中使用 DDR4 自刷新提供在 FPGA 內存中保留的數據環境
• 避免複製到作為不同 XCLBIN 的臨時存儲的主機 RAM 上
• 最大限度減少大型數據集的移動

注：嵌入式平台的 Vitis 目標平台（包括預先構建的 linux 內核、根文件係統和 sysroot）現已提供，可在Vitis 嵌入式平台選項卡上單獨下載

• ZYNQ-7000 和 ZYNQ UltraScale+ MPSoC 基礎平台功能保持不變，但重新構建了平台源代碼。為了便於理解，對目錄進行了重命名；多個平台之間的通用源文件組合在一起。重複使用平台源代碼並將其移植到新平台上會更便捷。
• 當從源代碼構建平台時，除了從頭編譯 PetaLinux 之外，如果用戶使用下載的通用軟件組件，則增加了一種全新的端到端編譯方法。在構建平台時，用戶可以指向這些組件並跳過 PetaLinux 編譯。

VCK190 平台有靈活的 DDR + LPDDR 內存子係統，支持加速內核的 63 種中斷。它可以與 Vitis 內核開發套件一起使用，滿足應用加速與嵌入式處理器軟件開發需求，如Versal AI 引擎程序員指南(UG1076) 所述。該平台支持各種設計開發，包括：

• AI 引擎圖和內核
• 可編程邏輯內核
• 主機應用，目標是運行在 Versal 器件中的 Arm 處理器上的 Linux 或裸機操作係統。
• 請參考 Vitis / Versal ACAP 平台入門，了解更多信息。