ISE Design Suite 中的部分重配置

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部分重配置可通過下載部分比特位文件來動態修改邏輯模塊，同時保持邏輯繼續運營，不中斷。Xilinx 的部分重配置技術使設計人員能夠即時對功能進行修改，不僅可消除需要全麵再配置並進而重建連接的麻煩，同時還能顯著提高 FPGA 的靈活性。使用部分重配置可以讓設計人員采用更少或更小的器件，從而降低功耗並提高係統的可升級性。隨時按需加載功能，更有效利用芯片。

ISE® 和 ISE Design Suite version 12.1 中推出的軟件方法代表了部分重配置技術的新紀元。這款能夠在不影響其它器件運行的前提下對 Xilinx FPGA 的部分功能進行重配置的軟件工具已被完全重新設計。該當前解決方案通過利用分區這種成熟的特性，可以確保對預先生成的結果進行準確保存。PlanAhead 設計環境可用於管理設計裝配、約束、實現和驗證。

ISE Design Suite 中的部分重配置流程具有以下特性：

• 靈活的工作環境
  • 支持 GUI 的PlanAhead™
  • 命令行支持現有的批處理文件
  • 支持黑箱，允許省略不完整的模塊
• 用戶在控製
  • 用戶決定何時實現、導入和導出
  • 修改實現選項，而不會影響導入的分區
  • 布局規劃可確定對哪些資源進行重配置
  • 分區信息存儲在 ASCII（xml）文件內
• 該軟件可處理低級的細節
  • 工具可自動管理分區接口
  • 設計規則檢查 (DRC) 可用於驗證設計結構和配置情況
  • 應用標準時序收斂技術
  • 輕鬆訪問特定的芯片特性

部分重配置將作為 ISE Design Suite 中的一種现金网博e百 提供。了解定價和訂購方麵的詳情，敬請聯係本地銷售辦事處。

大學的教授和研究人員可通過 Xilinx 大學計劃 (XUP) 獲取許可證。了解有關獲取許可證的要求和步驟的更多信息 ，請點擊這裏。

• 通過時分多路複用設計功能提高了解決方案的靈活性
• 通過分時功能減少了 FPGA 的尺寸和數量（以及成本）
• 通過按需加載功能降低了動態功耗

• 利用功能強大的分區3d狮王轮盘游戏下载 整個設計實現
• 允許完整設計約束輸入、時序分析和驗證
• 支持 Virtex-4、Virtex-5、Virtex-6、Virtex-7, Kintex-7、Artix-7 FPGA 係列和 Zynq®-7000 SoC 係列