PlanAhead™ 提供了一個 RTL 到比特流設計流程，具有新的改進用戶界麵和項目管理功能。 借助於 PlanAhead 軟件，您可以通過查看實現和時序結果輕鬆地分析關鍵邏輯，並且利用布局規劃、約束修改和多種綜合與實現設置進行有針對性的決策，從而提升設計性能。 它具有大量的設計探索與分析特性，能夠幫助您在 RTL 編碼和綜合與實現之間的進行折中。
通過整合 ISE 項目瀏覽器（Project Navigator）而變得方便使用，PlanAhead 軟件擴展了邏輯設計流程方法，能夠幫助您通過布局規劃、多個實現進程、層次化探索、快速時序分析和基於模塊的實現來發揮設計的最大優勢。
PlanAhead 軟件還提供了一種創建&插入 ChipScope™ Pro 調試內核的簡便方法來簡化片上驗證流程。
| RTL、 IP、EDK 和 DSP 的設計入門 | 可為創建和驗證 Verilog 或 VHDL 中的 RTL 設計提供綜合而完整的平台，如能夠貫穿內核生成器 (CORE Generator) 集成的整個過程使用 Xilinx IP 目錄。 PlanAhead 包含 RTL 技術視圖，在其中可快速瀏覽 RTL 資源，進而充分了解原理圖、資源以及功耗估算情況。 通過集成 XST 實現對綜合流程的管理。 您可以集成 Xilinx Platform Studio（XPS） System Generator for DSP 設計。通過 .xmp 和 .sgp 源類型在項目中創建並添加 XPS 和 DSP 子係統。集成支持還包括向 PlanAhead 設計工具項目導入並轉換 ISE® 工具項目，並在綜合和實施流程工具中用 XPS 工具適當地生成文件。 |
| 設計驗證 | 與 ISE 仿真器相集成，能夠對在各種設計狀態下的 HDL 代碼與 IP進行行為和功能驗證。 PlanAhead 還能幫助您在項目設置中選擇 Mentor Graphics 仿真器作為目標仿真器，從而支持多個具備自身屬性集的仿真文件集。 同時創建和維護多個仿真配置，這在所用測試台或其它仿真屬性等方麵可能有所差異。 |
| 簡化的引腳規劃 | 提供的特性可以幫助用戶降低引腳分配的複雜度，利用一個能將 I/O 端口以全自動或半自動方式分配給物理封裝引腳的環境。 |
| 綜合與實施管理 | 包括一套有助於 HDL 實驗的開發工具、工具選項以及布局規劃流程，能夠成功實現設計收斂。 通過管理多個進程，PlanAhead 使您能夠根據用戶指定的策略或出廠默認的預定義策略執行多個進程。 在 Linux 環境中，PlanAhead 軟件能夠提供在遠程主機上執行並行運行的能力。 |
| 設計分析與布局規劃 | 擁有廣泛的功能，能夠幫助設計人員成功實現設計收斂。 其中包括具有綜合交叉探測功能的 GUI，能夠幫助您進行設計分析、跟蹤時序衝突以及 DRC 等問題，然後再將問題追根溯源到原理圖、網表以及約束條件。 使設計人員能夠對 pblock 以及單元例程的位置約束等物理約束條件進行實驗。 |
| 設計調試 | 可集成於 ChipScope Pro，並能夠插入邏輯，配合 ChipScope Analyzer 工具工作，在設計運行於器件上時協助進行邏輯分析和實驗室調試。 |
| 層次化設計方法 | 提供圖形用戶界麵，能夠控製 ISE 實現工具的分層設計流程，其中包括對設計保存和基於團隊的設計流程的支持。 設計保存流程讓用戶能夠實現設計的關鍵部分，然後“保存”它們，同時對設計的其它部分進行迭代，從而保證關鍵邏輯不受下一步邏輯開發的影響。 基於團隊的設計遵循設計保存流程，該設計能夠使獨立的設計團隊成員並行實現模塊，並對其他個體設計人員執行的頂級設計進行集成和組裝。 |
| 信號完整性 | 所含的功能讓用戶能夠根據器件係列分析管腳的同步開關噪聲（SSN）或加權平均同步轉換輸出（WASSO）。 這使得設計者能夠更輕易地限製 FPGA 輸出處附近的地彈量，並且能夠防止 FPGA 驅動的其它器件出現操作失誤。 |
| 時序分析 | 包括靈活的集成式時序分析器，讓您能夠在布局布線前估計路線延遲。 這個功能可作各種模式在不同的設計完成階段使用。 它可以實現通路延遲的預先估計，以便在布局規劃過程中提供幫助，還實現了詳細的通路跟蹤、調試和約束分配。 |
