隔離設計流程

通過容錯設計掌控係統失效模式需要確保故障傳播可控的實現方法。Xilinx 隔離設計流程（IDF）通過多種技術提供了在 FPGA 模塊層次的容錯，並實現了單芯片容錯，這些技術包括：

• 模塊化冗餘
• 看門狗報警
• 根據安全級別隔離
• 安全去除測試邏輯隔離

隔離設計流程率先用於政府密碼係統，後也適用於航空電子設備、功能安全相關的電子现金网博e百 、工業機器人、關鍵基礎設施、金融係統和其他高安全、高可用性、高可靠性的係統。隔離設計流程是可靠性技術係列的一部分，通過適當組合可提供無與倫比的可靠性、性能和成本效率。

除了政府級別加密係統的悠久服務傳統，IDF也是Xilinx IEC61508 （工業功能安全) 標準工具鏈的組成部分。此外，它可以幫助现金网博e百 滿足 ISO26262 規範要求（汽車性能安全）。

* 僅 7S50

IDF 是基於現有實現工具流的方法（此處為 ISE 設計工具）。使用現有約束工具，要花費額外時間完成設計布局規劃 (PlanAhead / Vivado GUI)。现金网博e百 驗證（引腳分配和路由設計）通過分開獨立的工具完成 （分別麵向 ISE 或 Vivado 的 IVT 或 VIV）。

Virtex-5 FPGA

• Virtex-5 SCC
  XAPP1134，“利用 Virtex-5 係列開發的安全設計”，幫助 FPGA 設計者 實現 Xilinx SCC 技術。
  • XAPP1134 參考設計和應用筆記
    
    
• 使用 ISE 11.4 / 11.5 Design Suite 的 SCC
  XAPP1135，“使用 Virtex-5 係列 Pro/ ISO 流程進行單芯片加密實驗”， 幫助 FPGA 設計者使用 ISE 11.4 / 11.5 Design Suite 實現 Xilinx SCC 技術。
  • XAPP1135 參考設計和應用筆記
    
    
• 使用 ISE 12.1 / 12.4 Design Suite 的 SCC
  XAPP1105，“使用麵向 ISE 12.1 的 Virtex-5 係列 Pro/ ISO 流程進行單芯片加密實驗”，幫助 FPGA 設計者使用 ISE 12.1 / 12.4 Design Suite 實現 Xilinx SCC 技術。
  • XAPP1105 參考設計和應用筆記
    

Spartan-6 FPGA

• 麵向 Spartan- 6 的隔離設計流程（IDF）
  XAPP1145，“通過隔離設計流程用 Spartan-6 係列上開發安全設計”，有助於 FPGA 設計師實現安全設計。
  • XAPP1145 參考設計和應用筆記
    
    
• 使用 ISE 12.4 Design Suite 的隔離設計流程實驗（Isolation Design Flow Lab）
  XAPP1104，“用 ISE Design Suite 12.4 在 Spartan-6 係列實現自動防故障設計''，幫助 FPGA 設計者使用隔離設計流程實現安全設計。
  • XAPP1104 參考設計和應用筆記
    

7係列 FPGA

ISE Design Suite

• 麵向 7 係列的隔離設計流程（IDF）規則/指南
  XAPP1086，” 通過隔離設計流程用 Xilinx 7 係列 FPGA 開發安全可靠的單 FPGA 設計”，幫助 FPGA設計者實現安全設計。
  • XAPP1086 參考設計和應用筆記
    
    
• Kintex-7: 使用 ISE 14.4 Design Suite 的隔離設計流程 (IDF) 實驗
  XAPP1085, "使用 ISE Design Suite 14.4 進行 7 係列隔離設計流程（IDF）實驗"， 幫助 FPGA 設計者使用隔離設計流程實現安全設計。
  • XAPP1085 參考設計和應用筆記

Vivado Design Suite

• 麵向 7 係列 (Vivado 工具) 的隔離設計流程（IDF）規則/指南
  XAPP1222,” 麵向 Xilinx 7 係列 FPGA 或 Zynq-7000 SoC (Vivado 工具) 的隔離設計流程”，幫助 FPGA 設計者實現安全設計。
  • 麵向 XAPP1222 的參考設計和應用指南
    
    
• Zynq-7000: Vivado 隔離設計流程 (IDF) 實驗
  XAPP1256, ''Zynq-7000 SoC 隔離設計流程實驗 (Vivado Design Suite 2015.2)''， 幫助 FPGA 設計者使用隔離設計流程實現安全設計。
  • 麵向 XAPP1256 的參考設計和應用指南

Vivado Design Suite

• 麵向 UltraScale+ 的隔離設計流程（IDF）規則/指南
  XAPP1335“Zynq UltraScale+ 的隔離設計流程”主要介紹如何使用支持 Xilinx Vivado 設計套件的 Xilinx IDF 實現安全關鍵型設計。
  • XAPP1335: 麵向 Zynq UltraScale+ 的 Isolation Desing Flow
  
  
• Vivado 隔離驗證器用戶指南 Vivado 隔離驗證器用戶指南
  從 Vivado 2018.3 開始，Vivado 隔離驗證器 (VIV) 將與 Vivado 版本集成，支持 UltraScale+ 器件（包括 Zynq UltraScale+）。本文檔主要介紹如何在 FPGA/PL 設計中使用新的 Vivado 隔離驗證器 (VIV) 來驗證隔離。
  • UG1291: "Vivado Isolation Verifier 用戶指南"
  
  
• Zynq UltraScale+ 的隔離設計實例
  Zynq UltraScale+ 的 XAPP1336 隔離設計實例
  介紹如何將低功率域 (LPD) 作為一個通道和 PL 中的一個三模冗餘 MicroBlaze 來創建和實現單片通用 2 通道係統。
  • XAPP1336: 麵向 Zynq UltraScale+ 的 Isolation Design Example
  • 麵向 XAPP1336 的參考設計
  
  

IDF 驗證工具 (IVT and VIV) 驗證 FPGA 設計劃分為隔離區域，滿足故障保險設計的嚴格標準。IVT 和 VIV 用於 FPGA 設計周期的兩個階段。IVT 先是用在設計流程早期，針對布局規劃和引腳分配，執行一係列設計規則檢查。設計完成後，再次使用IVT，所需隔離已置入設計。

隔離驗證工具 (IVT) ISE Design Suite

IVT 為可執行文件，運行於 ISE 之外，但完全在 ISE 環境中。IVT 作為一組設計規則檢查 (DRC) 運行，需要證明運行的設計是隔離的。它輸出設計和詳細文本報告的圖形顯示。

• IVT.zip 文件包含:
• IVT 可執行文件
• 版本說明和安裝指南
• 許可協議
• 實驗

注意： IVT 現有版本支持 、 Virtex-5、 Spartan-6、 和 7-係列 FPGA 和 SoC

• 下載 IVT 包(ZIP)

Vivado 隔離驗證 (VIV) Vivado Design Suite

VIV 是基於 Tcl 的腳本，集成 Vivado DRC 引擎。它本質上是一係列 DRC，加載到 Vivado - 執行證明設計隔離所需的所有檢查。與 ISE 前身 IVT 不同的是，VIV 集成了利用 Vivado GUI 用戶友好性的開發工具，但仍然保持獨立的開發路徑。其輸出集成至 Vivado DRC GUI 顯示以及由 Vivado DRC 引擎啟動的文本輸出

• VIV.zip 文件包含：
• VIV Script
• 版本說明和安裝指南
• 許可協議
• Lab (即將推出)

注意： VIV 現有版本支持 Vivado 2015.1 或更高版本中的 7 係列 FPGA 和 SoC。

• 下載 VIV 包(ZIP)

注意：從 2018.2 開始，Vivado 隔離驗證器將與 Vivado 設計套件版本集成，而且這支持 UltraScale+ 器件（包括 Zynq UltraScale+）。了解更多信息，請參考 UG1291:Vivado Isolation Verifier 用戶指南。