數字預失真（DPD）现金网博e百和軟件要求

硬件評估超時時間 *：大約 4 小時

軟件需求清單

LogiCORE™	版本		AXI4 支持	支持的器件係列
	v13.1	Vivado 2022.2	AXI4 AXI4-Stream AXI4-Lite	Zynq® UltraScale+™ RFSoC Gen 1/Gen 2/Gen 3 Zynq UltraScale+™ RFSoC DFE Zynq UltraScale+ Zynq-7000
數字預失真（DPD）	v9.0	Vivado® 2018.3	AXI4 AXI4-Stream AXI4-Lite	Zynq UltraScale+ RFSoc Zynq UltraScale+ MPSoc Zynq-7000
	v8.1rev1	Vivado 2018.1	AXI4 AXI4-Stream AXI4-Lite	Zynq UltraScale+ RFSoc Zynq UltraScale+ MPSoc Zynq-7000
	v8.1	Vivado 2018.1	AXI4 AXI4-Stream AXI4-Lite	Zynq UltraScale+ RFSoc Zynq UltraScale+ MPSoc Zynq-7000
	v8.0	Vivado 2016.3	AXI4 AXI4-Stream AXI4-Lite	Zynq UltraScale+ MPSoc Zynq-7000
	v7.1 停用（不再支持）	Vivado 2015.4	AXI4 AXI4-Stream AXIR-Lite	Zynq-7000
	v7.0 停用（不再支持）	Vivado 2014.4	AXI4 AXI4-Stream AXIR-Lite	Zynq-7000
	v6.0 停用（不再支持）	ISE® 14.3	AXI4-Stream AXI4-Lite	Zynq-7000 Artix®-7 Kintex®-7 / -2L Virtex®-7 / XT / -2L Virtex-6 CXT / LXT / SXT
	v5.0 （不再支持）	ISE 13.2	早期	Virtex-6 CXT / LXT / SXT Virtex-5 FXT / SXT / LXT/ TXT / LX

從 Xilinx.com下載頁麵下載所需的軟件。如欲了解有關新特性、已知問題和補丁的信息，請參考許可解決方案中心。

* 上述任何 IP 核的硬件評估許可證都將幫助您在您的設計中生成這些內核，並對其進行參數化和實例化。此外，您還能夠執行功能及時序仿真，並生成一個您可用於下載和配置您的硬件設計的比特流。

該表中的 IP 核將在編程的器件中全麵工作一段時間。這段時間之後，IP 將“超時”（停止工作），您需要再次下載並配置 FPGA。