時序驅動布局與布線

Xilinx 發明了用於可編程邏輯的時序驅動布局與布線。 在 ISE® Design Suite 中,如果您指定了重要路徑的時序要求,可通過時序編輯器和約束編輯器(帶有 TimeSpecs FPGA 編輯器)等工具來大幅提高性能。 時序驅動布局與布線可提供最先進的技術,幫助您以遠遠快於傳統方法的速度來滿足時序規範。

  • 持續的算法創新可實現卓越的結果質量 (QoR)
  • 在滿足單通設計性能目標的綜合之後,物理綜合可創造物理優化的設計。
  • 通過交叉探測,可以輕鬆看到您設計中的重要時序路徑。
  • 時序改善向導可確定路徑未滿足時序的原因,並提出改進建議
  • HDL Advisor 建議改變 HDL 源,以提高設計速度

SmartGuide 可最大限度降低同一設計的兩個版本之間的實現差異,最大限度地減少對先前成功實現方案的改變(隻進行最少量的改變)。

隻需對現有設計流程進行很小的改變便可啟用 SmartGuide。 將實現更快速的運行時,並將保留時序,充分滿足那些未進行重要路徑改變的細微設計改變需求。 結果是:實現速度顯著提高,而且項目後期的風險降低。

SmartXplorer 可使用不同的布局和布線設置及約束,通過多種實現方案運行來自動幫助您找到最理想的設計結果。

SmartXplorer 利用分布式處理來管理多種實現方案運行,以便實現這些理想的設計結果。 SmartXplorer 可通過並行工作,調查實現方案運行的結果,以在極短的時間內獲取最佳的設置。 可使用 SmartXplorer 來更好地使用多個計算平台,以在單個平台環境下更快速地實現時序收斂。 在綜合時,SmartXplorer 與重定時相結合,可幫助設計人員將性能平均提高 10%。

SmartXplorer 從項目屬性的屬性中啟用。 通過將用戶約束與組織策略(如全局優化、時序驅動封裝與布局、寄存器複製和成本表等)一起使用,SmartXplorer 能夠以多種方式實現設計,以達到所需的性能目標。