ISE® Design Suite 12 率先推出了麵向 FPGA 設計的、自動化、智能時鍾門控技術。利用這種功能，工具能夠自動消除不必要的邏輯活動，從而將動態功耗降低了 30% 之多。一組獨特的算法能夠自動確認和消除不必要的邏輯活動 - 導致動態功效低下的一個主要原因。這些算法可充分利用 Spartan®-6 和 Virtex®-6 FPGA 中的大量時鍾使能 (CE) 功能。由於時鍾使能信號與 slice 基本集群相連，並隻控製少量寄存器（僅 8 個），因而每個時鍾使能都非常適用於功耗優化。此外，該算法還能夠利用 BRAM 模塊的專用使能功能，以進一步降低動態功耗。
雖然利用時鍾門控來抑製 FPGA 內的不必要轉換並不是一種新觀念，但是智能的精確時鍾門控對於 FPGA 來說卻是一項全新的技術，能確保將動態功耗降低 30% 之多。
ISE Design Suite 12 還是唯一提供了與布局布線算法整合到一起的智能時鍾門控優化的工具。這些優化不會改變先前的邏輯或設計處理，也不會改變時鍾布局。額外創建的邏輯與先前的邏輯是分開的，並且隻在原設計的基礎上平均增加 2% 的 LUT，因此在絕大多數的情況下這些優化不會影響時序。
