Vivado 2022.2 - 邏輯綜合
| 簡介 | 日期 |
|---|---|
 設計綜合 |
2013 年 9 月 17 日 |
 UG901 -Vivado Design Suite 用戶指南：綜合 |
2022 年 6 月 6 日 |
| 主要概念 | 日期 |
| 在 Vivado 中運行設計規則檢查 (DRC) |
2013 年 3 月 6 日 |
| UG901 -使用塊綜合 |
2022 年 6 月 6 日 |
| UG1118 -創建與封裝定製 IP |
2022 年 11 月 2 日 |
| UG901 -將第三方綜合工具與 Vivado IP 配合使用 |
2022 年 6 月 6 日 |
| UG901 -手動設置自下而上流程並導入網表 |
2022 年 6 月 6 日 |
| UG901 -SystemVerilog 構造 |
2022 年 6 月 6 日 |
| 常見問題解答 (FAQ) | 日期 |
| UG901 -為何賽靈思 IP 不加以完全平鋪？ |
2022 年 6 月 6 日 |
| UG901 -將“RuntimeOptimized”選項傳遞給 -directive 開關的目的是什麼？ |
2022 年 6 月 6 日 |
| UG901 -在 -mode 開關中使用“out_of_context”選項的目的是什麼？ |
2022 年 6 月 6 日 |
| UG901 -如何使用 Vivado 綜合工具運行自下而上綜合？ |
2022 年 6 月 6 日 |
 AR51088 -在同一個 always/process 塊中同時指定兩個端口時，VSS 是否會為雙端口 RAM 生成塊 RAM？ |
|
| AR55194 -對於 SystemVerilog 而言，有哪些 Vivado 綜合最佳實踐？ |
|
| AR55942 -為何我的 EDIF/NGC 文件的輸入保持處於未連接狀態？ |
其它學習資料
| 視頻 | 日期 |
|---|---|
| 使用 Vivado 進行高級綜合 |
2013 年 9 月 17 日 |
| 將 IP 與第三方綜合工具搭配使用 |
2014 年 10 月 30 日 |
| Vivado IP 約束概述 |
2013 年 12 月 6 日 |
| Vivado 綜合中的編譯單元 |
2013 年 8 月 2 日 |
| 用戶指南 | 日期 |
| UG949 -建議的綜合與實現方法論 |
2021 年 11 月 19 日 |
| UG835 -Vivado Design Suite Tcl 命令參考指南 |
2022 年 5 月 5 日 |
| UG912 -Vivado Design Suite 屬性參考設計 |
2022 年 11 月 2 日 |
| 培訓 | 日期 |
 使用 Vivado Design Suite 設計 FPGA |
